[VHDL编程] taxi1

说明：出租车计价器，简单、方便，采用verilog hdl语言编写，所用平台是MAXPLUS软件-Taximeter, simple, convenient, using Verilog HDL language, by using the platform of software Segments
<zhz> 在 2025-02-02 上传 | 大小：954kb | 下载：0

[VHDL编程] VHDL-ppt

说明：VHDL的重要PPT资料,对初学者非常有益处-VHDL important PPT information is very useful for beginners
<binglu> 在 2025-02-02 上传 | 大小：954kb | 下载：0

[VHDL编程] ipcore51

说明：
<sunlichao> 在 2025-02-02 上传 | 大小：955kb | 下载：0

[VHDL编程] jianpanyima

说明：利用FPGA编写的键盘译码程序，可以看看！-Keyboard decoding process can take a look at!
<帅哥> 在 2025-02-02 上传 | 大小：954kb | 下载：0

[VHDL编程] taxibillingsystemVerilog

说明：在Quartus II 5.0环境下，开发此出租车计费系统，可以对出租车的不同情况计费，精确至0.5元-In Quartus II 5.0 environment, the development of the taxi billing system can be of different situations on the taxi billing, accurate to 0.5 yuan
<赵小川> 在 2025-02-02 上传 | 大小：954kb | 下载：0

[VHDL编程] robertvision

说明：基于FPGA的嵌入式机器人视觉识别系统模块源代码，也包括了所有硬件设计资料，是VERILOG格式-Embedded FPGA-based Robot Vision Recognition System module source code, including all hardware design information
<lilei> 在 2025-02-02 上传 | 大小：955kb | 下载：0

[VHDL编程] pinjiniushuaxin

说明：频率计 课设 可测4000hz 可选档位自己设计 供大家参考-Frequency meter course set measurable 4000hz optional stalls of their own design for your reference
<> 在 2025-02-02 上传 | 大小：954kb | 下载：0

[VHDL编程] vhdl-cpu-16-bit

说明：VHDL processsor 32 bit ALU SRF BUS DATA ADRESS C16 System On Chip Architecture
<luis> 在 2025-02-02 上传 | 大小：954kb | 下载：0

[VHDL编程] FIR

说明：基于Matlab工具生成，可以执行和仿真的60阶FIR直线型滤波器。-Matlab-based tool generation, and simulation can be performed for 60-order FIR linear filter.
<ZhangYan> 在 2025-02-02 上传 | 大小：953kb | 下载：0

[VHDL编程] UG642_psf_rm

说明：UG642：平台规范格式参考手册，EDK13.4,2012年1月18日，包括EDK平台下的MHS, MPD, PAO, MUI, BBD, MSS, MLD, MDD, XBD等平台规范格式-UG642：Platform Specification Format Reference Manual Embedded Development Kit(EDK) 13.4 UG642 January 18, 2012
<何锐> 在 2025-02-02 上传 | 大小：953kb | 下载：0

[VHDL编程] counter_led1

说明：三段式状态机控制LED以不同的频率闪烁，时候入门，经典-Three-state machine controls the LED flashes at a different frequency, time entry, classic
<jin> 在 2025-02-02 上传 | 大小：954kb | 下载：0

[VHDL编程] random_check

说明：随机码流中的报文捕捉器，Verilog编写，本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后，确认为报头，并开始对后续正式报文中的“1”进行计数，针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a me
<wanwan000> 在 2025-02-02 上传 | 大小：953kb | 下载：0