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[VHDL编程] Xilinx-Timing
说明:Xilinx FPGA 时序约束资料,原厂出品,经典不需要理由-Xilinx FPGA timing constraint information, original, classic no reason<wangbo> 在 2025-02-03 上传 | 大小:2.22mb | 下载:0
[VHDL编程] shixusuccessful
说明:利用VHDL语言,对时分复用通信系统的仿真实现,包括序列产生到序列接收等部分。-Simulation time division multiplexing communication system<齐伟利> 在 2025-02-03 上传 | 大小:574kb | 下载:0