[VHDL编程] demo_2012_2

说明：KD_CPU,8位实现基本功能的cpu，基于verilog-KD_CPU,8bit CPU with basic functions, base on verilog
<Victor> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] code

说明：5级流水CPU，可实现除法，逻辑移位，算术移位等高级功能-Five water CPU to perform division, logical shift, arithmetic shift and other advanced features
<Victor> 在 2025-02-07 上传 | 大小：11kb | 下载：0

[VHDL编程] Dragon-Heart_VERILOG.doc

说明：神州龙芯cpu的verilog设计规范，本规范适用于下列三种 Verilog代码文件的编写：1）可综合逻辑部件；2）虚拟部件（Virtual Component--VC）；3）测试模块（testbenches）。-The verilog design specification of BLX cpu
<Victor> 在 2025-02-07 上传 | 大小：65kb | 下载：0

[VHDL编程] code_VHDL

说明：无流水无cache的cpu代码，基于verilog，CPU 芯片的主频是 15.3MHz,FPGA 器件的资源占用率为 28 -cpu code with no water nor cache
<Victor> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] code-water-no-cache

说明：5级流水无cache的cpu代码，基于verilog，串行，两级流水-cpu code with no water nor cache
<Victor> 在 2025-02-07 上传 | 大小：12kb | 下载：0

[VHDL编程] MULT

说明：用VERILOG实现乘法器功能，通过仿真验证-With VERILOG multiplier function is verified by simulation
<蚩建峰> 在 2025-02-07 上传 | 大小：395kb | 下载：0

[VHDL编程] MUX_8

说明：用verilog实现串口通信程序，通过仿真验证-Serial communication program, is verified by simulation with verilog
<蚩建峰> 在 2025-02-07 上传 | 大小：92kb | 下载：0

[VHDL编程] add

说明：用verilog实现加法器程序，通过仿真验证-Adder verilog achieve program is verified by simulation
<蚩建峰> 在 2025-02-07 上传 | 大小：211kb | 下载：0

[VHDL编程] UART

说明：用verilog实现串口通信程序，通过仿真验证-Serial communication program, is verified by simulation with verilog
<蚩建峰> 在 2025-02-07 上传 | 大小：40kb | 下载：0

[VHDL编程] pll

说明：用verilog实现奇数分频器程序，通过仿真验证-Odd divider program is verified by simulation with verilog
<蚩建峰> 在 2025-02-07 上传 | 大小：230kb | 下载：0

[VHDL编程] S2C-Dual-Virtex-6

说明：S2C Dual Virtex-6 TAI LM datasheet
<Steven> 在 2025-02-07 上传 | 大小：1.25mb | 下载：0

[VHDL编程] LCD_ML605

说明：Motor speed controller using VHDL
<Msri> 在 2025-02-07 上传 | 大小：802kb | 下载：0