[VHDL编程] Chapter4

说明：Chapter4文件夹： （1）实验1：编码器实验，完整的设计工程文件在CODER文件夹下 （2）实验2：译码器实验，完整的设计工程文件在DECODER7文件夹下 （3）实验3：加法器实验，完整的设计工程文件在ADDER和ALU文件夹下 （4）实验4：乘法器实验，完整的设计工程文件在4BITMULT文件夹下 （5）实验5：寄存器实验，完整的设计工程文件在SHIFT8R和SHIFT8文件夹下 （6）实验
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[VHDL编程] Chapter5

说明：Chapter5文件夹： （1）实验1：键盘扫描输入实验，完整的设计工程文件在JIANPAN文件夹下 （2）实验2：扫描数码显示器实验，完整的设计工程文件在SCANLED文件夹下 （3）实验3：点阵显示实验，完整的设计工程文件在DIANZHEN文件夹下 （4）实验4：交通灯控制实验，完整的设计工程文件在JTDKZHQ文件夹下 （5）实验5：数字钟实验，完整的设计工程文件在CLOCK文件夹下 （6）实验
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[VHDL编程] pipeline_light

说明：（1）实验1：流水灯实验，完整的设计工程文件在pipeline_light文件夹下-(1) Experiment 1: light water experiments, complete design engineering files in pipeline_light file folder
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[VHDL编程] jtag_uart

说明：（2）实验2：JTAG UART通信实验，完整的设计工程文件在jtag_uart文件夹下-(2) Experiment 2: the JTAG UART communication experiment, complete design engineering the file in jtag_uart file folder
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[VHDL编程] LCM_display

说明：（3）实验3：LCM显示实验，完整的设计工程文件在LCM_display文件夹下-(3) Experiment 3: LCM display experiment complete design engineering the file in LCM_display file folder
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[VHDL编程] Key_interrupt

说明：（4）实验4：按键中断实验，完整的设计工程文件在Key_interrupt文件夹下-(4) Experiment 4: Key interruption experiments, complete design engineering files in Key_interrupt file folder
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[VHDL编程] count_display

说明：5）实验5：计数显示实验，完整的设计工程文件在count_display文件夹下-5) Experiment 5: count display experiment, a complete design engineering files in count_display file folder
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[VHDL编程] RS232

说明：（6）实验6：串口通讯实验，完整的设计工程文件在RS232文件夹下二、运行环境 程序在以下环境调试通过： （1）Windows XP； （2）Altera公司的Quartus II 8.0 for windows； （3）Altera公司的Nios II 8.0 IDE for windows； （4）Mentor公司的ModelSim SE 6.0；-(6) (2) Altera Corporation
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[VHDL编程] Flash

说明：（7）实验7：外部FLASH扩展实验，完整的设计工程文件在Flash文件夹下-(7) Experiment 7: the external FLASH expansion experiments complete design project files in the Flash file folder
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[VHDL编程] pwm_custom

说明：（8）实验8：添加用户组件外设实验，完整的设计工程文件在pwm_custom文件夹下 -(8) Experiment 8: add user components peripherals experiment, a complete design engineering files in pwm_custom file folder
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[VHDL编程] LL

说明：verilog语言描述的SDRAM程序代码。-verilog language to describe the the SDRAM procedure code.
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[VHDL编程] LL

说明：verilog语言的异步接口转换设计程序代码.-verilog language the asynchronous interface converter design code.
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