[VHDL编程] iic

说明：iic 通信 verilog xilinx -the iic communication Verilog xilinx
<程国苗> 在 2025-02-23 上传 | 大小：21kb | 下载：0

[VHDL编程] lcd

说明：lcd 1602 verilog ise xilinx-the lcd 1602 Verilog ise xilinx
<程国苗> 在 2025-02-23 上传 | 大小：249kb | 下载：0

[VHDL编程] mux16

说明：mux 乘法器 verilog ise xilinx-the mux multiplier Verilog ise xilinx
<程国苗> 在 2025-02-23 上传 | 大小：23kb | 下载：0

[VHDL编程] rs

说明：RS(255,239)verilog代码，已通过quartusII仿真，满足设计要求，需要的可以拿去参考-RS (255,239) Verilog code, through quartusII Simulation meet the design requirements, the need to take reference
<王诚> 在 2025-02-23 上传 | 大小：710kb | 下载：0

[VHDL编程] uart.main

说明：异步串口通信程序，带时序输出，已经验证过了-Asynchronous serial communication program with the timing of the output has already been verified
<zenglei> 在 2025-02-23 上传 | 大小：3.9mb | 下载：0

[VHDL编程] bt656

说明：bt656格式转成bt601与ycbcr 4:2:2格式-the bt656 format converted to the bt601 with the YCbCr 4:2:2 format
<wangda> 在 2025-02-23 上传 | 大小：2kb | 下载：0

[VHDL编程] i2c

说明：i2c配置adv7180 将模拟信号转成数字信号bt656-i2c configuration adv7180
<wangda> 在 2025-02-23 上传 | 大小：1kb | 下载：0

[VHDL编程] ycbcr-422-to-444

说明：ycbcr 422 to 444格式转换-YCbCr 422 to 444 format conversion
<wangda> 在 2025-02-23 上传 | 大小：1kb | 下载：0

[VHDL编程] tiqutest

说明：对于信号发生器给出的方波信号作为待处理的信号，通过程序可以提取第一个脉冲，将后面的滤去。注意信号发生器给出的方波幅 值大概在3.3V左右，满足和FPGA的接口电平匹配。-The back of the filtered square wave signal given by the signal generator as a signal to be processed by the program can extract a pu
<张朗> 在 2025-02-23 上传 | 大小：261kb | 下载：0

[VHDL编程] fpga-mcu

说明：利用uart接口，51单片机和FPGA完成16位宽的数据通信，包括数据的幷串转换等。-Uart interface 51 of microcontroller and FPGA 16-bit wide data communications, and including Bing string of data conversion.
<张朗> 在 2025-02-23 上传 | 大小：614kb | 下载：0

[VHDL编程] jishi999999

说明：程序实现6位计数器，000000~999999，有一个使能信号en,将使能信号en由FPGA的引脚68接入，使用信号发生器产生方波，en信号为1的时候计数器计数，对于输入方波的幅值调为3.3V，可发现计数器计数一段时间会停止，然后接着计数。-Program six counters, 000000 999999, an enable signal en enable signal en by the FPGA pin 68 access
<张朗> 在 2025-02-23 上传 | 大小：687kb | 下载：0

[VHDL编程] plljishi

说明：利用脉冲计数产生一个脉宽可调的脉冲，然后作为使能信号送给计数器。测试在具有不同相位时钟下的计数效果，太过设置计数频率，可发现不同相位的时钟计数差别，经验证-Pulse counting to generate a pulse width adjustable pulse, and then as an enabling signal is sent to the counter. Test in a different phase cl
<张朗> 在 2025-02-23 上传 | 大小：741kb | 下载：0