[VHDL编程] bjq

说明：基于FPGA的半加器，完整工程及代码，已测试-FPGA-based half-adder, full engineering and code
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[VHDL编程] cfq

说明：基于fpga的乘法器设计，完整代码及工程-Fpga-based multiplier design, the complete code and engineering
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[VHDL编程] fpq

说明：基于fpga的分频器设计，完整代码及工程-Fpga-based crossover design, the complete code and engineering
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[VHDL编程] ipfp

说明：基于fpga的分频器设计，利用ip核做的，完整工程及代码-Fpga-based crossover design, using the ip nuclear, complete engineering and code
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[VHDL编程] crc_tool

说明：用c编写的自动生成并行crc处理的verilog代码的工具-Automatically generate the verilog code to parallel crc processing tools written with c
<wangxin> 在 2025-02-23 上传 | 大小：55kb | 下载：0

[VHDL编程] prbs

说明：高速并行数据伪随机化模块，包括发送侧的随机化和接收侧的去随机化，以及测试模块-High-speed parallel pseudo-random data modules, including randomized and receive side of sending side to randomization, and the test module
<wangxin> 在 2025-02-23 上传 | 大小：9kb | 下载：0

[VHDL编程] m_seq

说明：用VHDL代码编写的m序列发生器，包含发生器和测试用例模块-M sequence generator written in VHDL code, including the generator and the test case module
<wangxin> 在 2025-02-23 上传 | 大小：2kb | 下载：0

[VHDL编程] agc

说明：无线通信中接收侧自动增益控制模块的vhdl代码实现-Receive side of the AGC module vhdl code for wireless communications
<wangxin> 在 2025-02-23 上传 | 大小：6kb | 下载：0

[VHDL编程] cic-1

说明：cic滤波器2倍抽取verilog代码及testch-cic filter decimation verilog code and testch
<黄远望> 在 2025-02-23 上传 | 大小：2kb | 下载：0

[VHDL编程] multiplier

说明：8*8的乘法器基于quartus2的显示文件，其中使用了门电路和全加器来实现的，全加器用以实现进位运算，由于是第一次上传文件，这个是基于quartus2的显示文件-8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations
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[VHDL编程] EX28_CPLD

说明：Quartus编程环境下，DSP5509与CPLD的通信过程，用VHDL来编写的。-The connection between DSP and CPLD
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[VHDL编程] multiplier

说明：8*8的乘法器，其中使用了门电路和全加器来实现的，全加器用以实现进位运算，-8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations
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