[VHDL编程] kt3tuo

说明：基于FPGA的多功能数字钟系统（层次化设计）拓展功能包括：报时、校时校分、6到18点时段控制亮灯-Multi-functional digital clock system (hierarchical design) in the FPGA-based development features include: timekeeping, school Calibration of 6-18 hours to control lighti
<cynthia> 在 2025-02-24 上传 | 大小：560kb | 下载：0

[VHDL编程] exp_cnt_xuehao365_7seg

说明：计数器 数码管 3位十进制 exp_cnt_xuehao365_7seg.vhd为顶层文件-Counter digital tube three decimal exp_cnt_xuehao365_7seg. VHD for top level file
<zone> 在 2025-02-24 上传 | 大小：3kb | 下载：0

[VHDL编程] timecontrol

说明：verilog 语言实现巴克码和写串行数据，对PLL进行配置。-using verilog to generate bakema and write series datas for PLL conifgure.
<D.eason> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] RTThread_uart1

说明：RTSTREAD实现功能: 利用通用定时器实现定时加一-RTSTREAD functions: the use of general-purpose timers to achieve timing plus a
<acq> 在 2025-02-24 上传 | 大小：5.47mb | 下载：0

[VHDL编程] DE2_70_D5M_LTM_after_SDRAM

说明：SDRAM作为缓冲器，对采集到的图像进行LTM时时显示-SDRAM as a buffer, the captured image to display LTM
<陈英文> 在 2025-02-24 上传 | 大小：194kb | 下载：0

[VHDL编程] 20bitBINtoBCD

说明：在50MHz时钟下实现自增计数并驱动6位数码管进行显示-50MHz clock and drive six digital tube display increment count
<黎勇> 在 2025-02-24 上传 | 大小：3kb | 下载：0

[VHDL编程] led_key_beep

说明：输入四路独立按键，输出四路独立LED和一个蜂鸣器。按下按键，对应的LED变量，同时蜂鸣器响，松开按键，对应的LED灭，蜂鸣器不响。蜂鸣器的功能是用四输入与门完成。这个四路很重要，整个电路扩展性很好。-Independent keys of the input four output four separate LED and a buzzer. Key is pressed, the corresponding LED variable
<lcl> 在 2025-02-24 上传 | 大小：2kb | 下载：0

[VHDL编程] fpxz

说明：分频选择系统。inclk0端输入25MHz信号，通过altpll倍频为400MHz信号C0端输出，需求不一样自己改倍频器参数。分频器clkdiv用来二分频、四分频、八分频、十六分频，分别分频为200MHz、100MHz、50MHz、25MHz四种频率信号输入到选择器中。选择器的TCLK是外部输入信号，A[3..0]是四个独立按键，选择器是用按键的不同组合来从四个分频喜好和一个TCLK中选择一路输出。代码清晰易懂，不符合需求请自行扩展-F
<lcl> 在 2025-02-24 上传 | 大小：339kb | 下载：0

[VHDL编程] pinlvji_LCD1602

说明：一个完整的已经过测量和验证的VHDL程序，测量范围从1Hz到1GHz的频率计，也可以当做计数器，通过LCD1602显示频率值，四路独立按键可以控制输出不同的频率值、控制对应的独立LED亮灭、控制蜂鸣器发声。输入的晶振频率是25MHz,不符合请自行在倍频器中更改参数。-Has been a complete VHDL program measurement and verification, measurement range from
<lcl> 在 2025-02-24 上传 | 大小：1.05mb | 下载：0

[VHDL编程] uartest

说明：uart发送模块测试，包含波特率转换和uart发送模块。系统时钟为50M。-uart transmit module test, including the baud rate conversion and the uart send module. The system clock is 50M.
<蒋沪生> 在 2025-02-24 上传 | 大小：493kb | 下载：0

[VHDL编程] cide_c2

说明：以太网芯片dm9000a测试，程序配置了DM9000a，使该芯片完成以太网口的数据发送。-The Ethernet chips DM9000A test, the program is configured DM9000a, allows the chip to complete the Ethernet port to send data.
<蒋沪生> 在 2025-02-24 上传 | 大小：9.15mb | 下载：0

[VHDL编程] klt1

说明：klt算法的fpga实现，使用altera公司的开发环境。-the klt algorithm of the fpga implementation, altera company s development environment.
<蒋沪生> 在 2025-02-24 上传 | 大小：361kb | 下载：0