[VHDL编程] FPGA_Prototyping_Verilog

说明：基于xilinx spartan 3的Verilog HDL开发详细的介绍以及实战，这本书没用枯燥的理论来讲述Verilog HDL而是用具体的芯片型号来演示Verilog HDL的强大-Development described in detail as well as actual combat, this book is useless boring theories about the Verilog HDL but with
<李立鸣> 在 2025-02-24 上传 | 大小：16.64mb | 下载：0

[VHDL编程] nios2_flash_programmer

说明：详细介绍nios2如何使用flash编程，以及一步一步讲解了如何在IDE环境中使用-Details nios2 how to use the flash programming, as well as step by step explain how to use the IDE environment
<李立鸣> 在 2025-02-24 上传 | 大小：428kb | 下载：0

[VHDL编程] h.264_vhdl

说明：使用Base Profile级别的H.264编码IP核，代码注释相当详细，流程清晰-Base Profile level H.264 encoder IP core, code comments in considerable detail, the process is clear
<李立鸣> 在 2025-02-24 上传 | 大小：51kb | 下载：0

[VHDL编程] divider

说明：用verilog编写的快速除法器（8位除以4位）-With the rapid verilog write except machines (eight divided by four)
<pigerzhu> 在 2025-02-24 上传 | 大小：87kb | 下载：0

[VHDL编程] EPM7064-SR-Motor

说明：CPLD EPM7064上编的开关磁阻电机换相逻辑-CPLD EPM7064，to control SR motor
<jipanpan> 在 2025-02-24 上传 | 大小：340kb | 下载：0

[VHDL编程] test_parallel_dds

说明：提供了DDS模块板的演示程序。该程序能够使模块输出频率为156.25KHz的正弦波。-The control signals of the chip are asserted by the FPGA chip on the // core board completely. If the FPGA chip is configured properly and // there is no wrong connection,
<Owen> 在 2025-02-24 上传 | 大小：423kb | 下载：0

[VHDL编程] PLD

说明：介绍了PLD语言和简单的设计。希望对大家有帮助。-PLD language and simple design. We want to help.
<linhuiying> 在 2025-02-24 上传 | 大小：7.02mb | 下载：0

[VHDL编程] hamming-code

说明：含有四个模块，分别是（1）16位序列产生与分组模块 （2）编码模块 （3）加错模块 （4）译码与分组串行 -Contains four modules, namely (1) 16 sequence generation and grouping module (2) encoding module (3) wrong module (4) decoding and packet serial
<whywhy> 在 2025-02-24 上传 | 大小：3kb | 下载：0

[VHDL编程] clock

说明：电子时钟的verilog代码，非常全的资料，值得一看-the clock of verilog
<肖焕> 在 2025-02-24 上传 | 大小：839kb | 下载：0

[VHDL编程] EDA

说明：用VHDL编程实现1位二进制全减器设计和模可变计数器设计-A binary full-cut design and mold variable counter design with VHDL programming
<高华> 在 2025-02-24 上传 | 大小：225kb | 下载：0

[VHDL编程] EDA1

说明：用VHDL编程实现序列信号发生器与检测器设计和数字钟设计-VHDL programming sequence signal generator and detector design and the design of the digital clock
<高华> 在 2025-02-24 上传 | 大小：254kb | 下载：0

[VHDL编程] shiyanwu

说明：用VHDL编程实现一条主干道，一条乡间公路。组成十字路口，要求优先保证主干道通行。有MR（主红）、MY（主黄）、MG（主绿）、CR(乡红)、CY（乡黄）、CG（乡绿）六盏交通灯需要控制；交通灯由绿→红有4秒黄灯亮的间隔时间，由红→绿没有间隔时间；系统有MRCY、MRCG、MYCR、MGCR四个状态；-VHDL programming to a main road, a country road. Composed of a crossr
<高华> 在 2025-02-24 上传 | 大小：133kb | 下载：0