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[VHDL编程] Verilog-FSM
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[VHDL编程] sequence-check
说明:设计一个有限状态机,用以检测输入序列“1110010”-sequence check<王雪茹> 在 2025-02-25 上传 | 大小:12kb | 下载:0
[VHDL编程] STATE-CHECK
说明:设计一个有限状态机,用以检测输入序列“1110010”-state check<王雪茹> 在 2025-02-25 上传 | 大小:24kb | 下载:0
[VHDL编程] verilog_sine-wave-generator
说明:verilog语言书写的基于DDS相频累加器的正弦波发生器-verilog language of the sine wave generator<任健铭> 在 2025-02-25 上传 | 大小:13kb | 下载:0