[VHDL编程] PCME1

说明：通常的CRC算法在计算一个数据段的CRC值时，其CRC值是由求解每个数值的CRC值的和对CRC寄存器的值反复更新而得到的。这样，求解CRC的速度较慢。通过-#define CRCCCITT 0x1021 　　#define CCITT-REV 0x8408 　　#define CRC16 0x8005 　　#define CRC16-REV 0xA001
<malimin> 在 2025-03-03 上传 | 大小：34kb | 下载：0

[VHDL编程] CRC.C

说明：下面以最常用的CRC-16为例来说明其生成过程。 　　CRC-16码由两个字节构成，在开始时CRC寄存器的每一位都预置为1，然后把CRC寄存器与8-bit的数据进行异或(异或：二进制运算 相同为0，不同为1；0^0=0 0^1=1 1^0=1 1^1=0)， 　　之后对CRC寄存器从高到低进行移位，在最高位（MSB）的位置补零，而最低位（LSB，移位后已经被移出CRC寄存器）如果为1，则把寄存器与预定义的多项式码进行异或，否
<malimin> 在 2025-03-03 上传 | 大小：11kb | 下载：0

[VHDL编程] v91SysGen

说明：audio program in spartan6 FPGA
<mapeng> 在 2025-03-03 上传 | 大小：2kb | 下载：0

[VHDL编程] Example-codes

说明：example code of vhdl
<senthilraj> 在 2025-03-03 上传 | 大小：6.4mb | 下载：0

[VHDL编程] bus_multiplex_6to1_upld

说明：利用vertex5 FPGA内部DSP48E做高速六通道数据总线切换Verilog-bus switching using DSP48E in Vertex-5
<陶龙远> 在 2025-03-03 上传 | 大小：2kb | 下载：0

[VHDL编程] cordiac

说明：cordiac reconfigrable archi
<senthilraj> 在 2025-03-03 上传 | 大小：421kb | 下载：0

[VHDL编程] complex_fixed_mulacc_upld

说明：使用DSP48E进行连续8数据乘累加的Verilog代码，通过DSP48E模式的控制减少所需DSP48E的个数-verilog hdl for consecutive 8 data input multi-accumulation
<陶龙远> 在 2025-03-03 上传 | 大小：2kb | 下载：0

[VHDL编程] lbs_fpga_upld

说明：利用FPGA实现与powerpc的localbus数据接口代码。用verilog实现-localbus interface with PowerPC using Verilog
<陶龙远> 在 2025-03-03 上传 | 大小：3kb | 下载：0

[VHDL编程] System-Verilog-for-Verification

说明：System Verilog for Verification，第二版，Chris Spear著的，对System Verilog的仿真与验证描述的很详细-System Verilog for Verification，Second Edition
<陶龙远> 在 2025-03-03 上传 | 大小：1.9mb | 下载：0

[VHDL编程] encoder_using_if.v

说明：this is a verilog code of encoder using if statement.
<soumojit acharyya> 在 2025-03-03 上传 | 大小：1kb | 下载：0

[VHDL编程] pri_encoder_using_if.v

说明：this is a verilog source code for priority encoder using if statement.
<soumojit acharyya> 在 2025-03-03 上传 | 大小：1kb | 下载：0

[VHDL编程] ram_sp_ar_sw.v

说明：this is a verilog source code for Single Port RAM Synchronous Read/Write.
<soumojit acharyya> 在 2025-03-03 上传 | 大小：1kb | 下载：0