[VHDL编程] verilog_hdl_example

说明：verilog_hdl教程135例，源程序，有需要的可以下载-verilog_hdl Guide 135 cases, the source, there is a need to look at the download
<磊> 在 2025-01-13 上传 | 大小：154kb | 下载：0

[VHDL编程] D_Clock

说明：数字钟的主要功能有年月日时分秒的显示输出功能和对日期及时间进行设置的功能，还可以有整点报时等功能。设计数字钟的核心问题是时钟日期的自动转换功能。即自动识别不同月份的天数的控制。据此可以设计一个如图１所示结构的数字钟，该数字钟包括校时模块、时分秒计时模块、年月日模块、和输出选择模块。-digital clock is the main function Minutes date when the output function and t
<送水的> 在 2025-01-13 上传 | 大小：372kb | 下载：0

[VHDL编程] D_f_apparatus

说明：频率测量和周期测量的基本方法是采用以固定时钟作为参考时钟，分别测量单个周期的计数为周期，单位时间的计数为频率。但是由于被测信号的频率不同，测量精度会发生变化，采用低频测量周期，高频测量频率，然后分别求倒数，便可得到对应的频率和周期-frequency measurement and measurement cycle is the basic method used to a fixed clock as a reference clo
<送水的> 在 2025-01-13 上传 | 大小：100kb | 下载：0

[VHDL编程] picoblaze07.3.20

说明：verilog HDL picoblaze07.3.20
<赵腾飞> 在 2025-01-13 上传 | 大小：918kb | 下载：0

[VHDL编程] pljfpja

说明：频率计的fpja部分程序，，，用高精度测频法实现。。。能测1、、1M-frequency of fpja some of the procedures, and using high precision frequency measurement method to achieve. . . Can be measured one, and 1M
<shjy> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] pio_top

说明：这个verilog代码是一个输入输出经典的例子。大家一起参考。-the verilog code input and output is a classic example. Together reference.
<chenliang> 在 2025-01-13 上传 | 大小：516kb | 下载：0

[VHDL编程] ClockOut

说明：通过VERILOG编程，实现FPGA任意整数分频的源代码-through verilog programming, FPGA arbitrary integer frequency of the source code
<田世坤> 在 2025-01-13 上传 | 大小：1kb | 下载：0

[VHDL编程] DDS_Power

说明：FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通过键盘选择正弦波，方波，三角波，斜波，以及四种波形的任意两种的叠加，以及四种波形的叠加；通过控制频率控制字C的大小，以控制输出波形频率，实现1Hz的微调；通过地址变换实现波形相位256级可调；通过DAC0832使波形幅值256级可调；通过FPGA内部RAM实现波形存储回放；并实现了每秒100HZ扫频。-FPGA on the verilog language
<田世坤> 在 2025-01-13 上传 | 大小：16kb | 下载：0

[VHDL编程] NumClock

说明：基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog HDL、MAX7219数码管显示芯片、4X4矩阵键盘、TDA2822功放芯片及扬声器等实现了《电子线路设计• 测试• 实验》课程中多功能数字钟实验所要求的所有功能和其它一些扩展功能。包括：基本功能——以数字形式显示时、分、秒的时间，小时计数器为同步24进制，可手动校时、校分；扩展功能——仿广播电台正点报时，任意时刻闹钟（选做）
<田世坤> 在 2025-01-13 上传 | 大小：23kb | 下载：0

[VHDL编程] 02_SynthesizableMATLAB

说明：Lab 2 – Synthesizable MATLAB This lab exercise will explore the effects that different MATLAB coding styles have on hardware. The lab has two parts, each of which begins with a short introduction. This lab exercise is
<alex_yang> 在 2025-01-13 上传 | 大小：52kb | 下载：0

[VHDL编程] cabine

说明：3层电梯的控制，利用vhdl写的。运行于maxplus-three-storey elevator control, the use of vhdl writes. Running maxplus
<songxiaohu> 在 2025-01-13 上传 | 大小：98kb | 下载：0

[VHDL编程] booth_mul

说明：Booth multiplier used for multiplication of 2 s complement numbers in digital design by using booth multiplier we can reduce the partial products by encoding bits in the multiplier and perform the operation according to
<abhinay> 在 2025-01-13 上传 | 大小：1kb | 下载：0