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[VHDL编程ad7864

说明:ad7864的控制程序,靠计数器排的时序-ad7864 control program
<pioneer> 在 2025-03-14 上传 | 大小:1kb | 下载:0

[VHDL编程EDA-shuzizhong

说明:用EDA软件实现数字时钟的设计,提供详细的代码-Using EDA software to realize the digital clock design, with detailed code
<张静泉> 在 2025-03-14 上传 | 大小:1.02mb | 下载:0

[VHDL编程zuhedianlu

说明:组合电路的设计,提供一定的参考,以便能更好的理解-Combinational circuit design, to provide some reference, so that they can better understand
<张静泉> 在 2025-03-14 上传 | 大小:182kb | 下载:0

[VHDL编程shixudianlu

说明:时序电路的设计,提供一定的参考,以便能更好的理解-The timing circuit design, to provide some reference, so that they can better understand
<张静泉> 在 2025-03-14 上传 | 大小:4.49mb | 下载:0

[VHDL编程traffic-light

说明:实现双向交通灯控制的Verilog HDL代码-Verilog HDL code to control bi-direction traffic light
<吴原远> 在 2025-03-14 上传 | 大小:1kb | 下载:0

[VHDL编程uart-VHDL

说明:uart-VHDL 带奇偶校验位 比特率为1152-uart-VHDL add parity check bit rate is 115200
<> 在 2025-03-14 上传 | 大小:5kb | 下载:0

[VHDL编程modelsim

说明:modelsim是在FPGA开发中很重要的时序仿真辅助工具,其中包含了对modelsim这个软件很详细的使用所用说明。使你非常简单的就学会了!-modelsim is a very important development in the FPGA timing simulation aids, which contains details of modelsim use of this software is used for ins
<sailonghuang> 在 2025-03-14 上传 | 大小:1.83mb | 下载:0

[VHDL编程MIT_Video-Scaler

说明:MIT的video scaler论文,文章后面附有c和verilog程序源代码,分为水平缩放和垂直缩放-MIT video scaler papers, articles, source code attached to the back, divided into horizontal scaling and vertical scaling
<zz> 在 2025-03-14 上传 | 大小:6.61mb | 下载:0

[VHDL编程DE2_Default

说明:基于altera公司EP2C35672C6的DE2板子的光盘中的自带文件。-Based on the DE2 board altera company EP2C35672C6 CD in its own file.
<毛孩子> 在 2025-03-14 上传 | 大小:267kb | 下载:0

[VHDL编程DE2_i2sound

说明:基于altera公司EP2C35672C6的DE2板子的光盘中的自带文件。DE2_i2sound-Based on the DE2 board altera company EP2C35672C6 CD in its own file.
<毛孩子> 在 2025-03-14 上传 | 大小:81kb | 下载:0

[VHDL编程DE2_NET

说明:基于altera公司EP2C35672C6的DE2板子的光盘中的自带文件。DE2_NET,网络模块。-Based on the DE2 board altera company EP2C35672C6 CD in its own file. DE2_NET, network modules.
<毛孩子> 在 2025-03-14 上传 | 大小:1.52mb | 下载:0

[VHDL编程clk_div3.5

说明:用VHDL实现的带清零的3.5分频的代码。调试通过。-Implemented in VHDL with a clear frequency of 3.5 code. Debugging through.
<qiaoJH> 在 2025-03-14 上传 | 大小:1kb | 下载:0
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