资源列表
[VHDL编程] ledverilog
说明:通过AS,JTAG通信,基本掌握FPGA的程序烧写构成。-By AS, JTAG communication, basic grasp of programming the FPGA application form.<周长明> 在 2025-03-16 上传 | 大小:209kb | 下载:0
[VHDL编程] manchester
说明:源码包含三个模块,数据发送模块是读取FIFO中的数据后,将并行数据转换为串行,同时对串行数据进行曼彻斯特编码输出。数据接收模块是对接收的数据进行曼彻斯特解码。FIFO控制器模块将接收的串行数据转换为并行,并存储。 曼彻斯特解码部分本文采用了过采样技术,使用了一个8倍时钟进行采样。每一个数据周期采样8次,每四次采样确定一个状态,如果采样到三次及以上高电平则认为是高状态,否则认为是低状态。状态由高到底则是数据0,由低到高则是状态1。-S<陈建> 在 2025-03-16 上传 | 大小:4kb | 下载:0
[VHDL编程] deccount2.5
说明:2.5分频器设计,用VHDL编写-2.5 divider design using VHDL<wangchenlin2000> 在 2025-03-16 上传 | 大小:39kb | 下载:0
[VHDL编程] deccount3
说明:本程序是利用VHDL语言实现3分频器的设计,该程序可以扩展-The program is 3 divider using VHDL language design<wangchenlin2000> 在 2025-03-16 上传 | 大小:171kb | 下载:0
[VHDL编程] a_vhdl_can_controller_latest[1].tar
说明:can总线控制器,采用VHDL语言实现实现-code of the can controller in vhdl language<chenliang> 在 2025-03-16 上传 | 大小:40kb | 下载:0
[VHDL编程] DFF_BDF
说明:D触发器设计图形输入法,设计软件quartus-Input D flip-flop design graphics, design software quartus<wangchenlin2000> 在 2025-03-16 上传 | 大小:4kb | 下载:0
[VHDL编程] FSM_Mealy
说明:Mealy型有限状态机设计,设计软件quartus,有详细注释-Mealy type finite state machine design, design software, quartus, with detailed notes<wangchenlin2000> 在 2025-03-16 上传 | 大小:107kb | 下载:0
[VHDL编程] FSM_Moore
说明:Moore型有限状态机设计,设计软件quartus,有详细注释-Moore-type finite state machine design, design software, quartus, with detailed notes<wangchenlin2000> 在 2025-03-16 上传 | 大小:112kb | 下载:0