[VHDL编程] projects

说明：it uses the led s on the xilinx kit
<smartysam> 在 2025-03-19 上传 | 大小：744kb | 下载：0

[VHDL编程] rotW

说明：Rotating Wheel is a simple digital circuit which makes use of a Seven Segment Display (SSD). It causes a continuous clockwise/anticlockwise movement of the SSD segments. Also, the circulatory movements are made more real
<smartysam> 在 2025-03-19 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDL

说明：给芯片指令，通过输入4X4键盘输入不同的值来得到占空比 不同的信号-Instructions to the chip, 4X4 keyboard by entering different values ??to get different signal duty cycle
<sven> 在 2025-03-19 上传 | 大小：3kb | 下载：0

[VHDL编程] multiply

说明：四位加法器的VHDL代码，实现四位加法器FPGA实现。-Four adder VHDL code to achieve the four adder FPGA.
<汪云> 在 2025-03-19 上传 | 大小：1kb | 下载：0

[VHDL编程] cod-m

说明：flexible viterbi decoder using fpga
<sho> 在 2025-03-19 上传 | 大小：12kb | 下载：0

[VHDL编程] SEG

说明：实现VHDL7位数码管显示程序，在FPGA平台实现。-Achieve VHDL7 digital display program in the FPGA platform.
<汪云> 在 2025-03-19 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGAxinlingyinfangzhen

说明：基于FPGA的信令音产生程序，包括拨号音，忙音，振铃音等-FPGA-based signaling tone generation process, including dial tone, busy tone, ring tones, etc.
<于风> 在 2025-03-19 上传 | 大小：2.03mb | 下载：0

[VHDL编程] bsconvert

说明：基于FPGA的实现数据串并转换的程序，可以把8位串行数据转换为8位并行数据，或把8位并行数据转换为8位串行数据等-FPGA-based string and data conversion procedures, can be 8-bit serial data into 8-bit parallel data, or the 8-bit 8-bit parallel data into serial data
<于风> 在 2025-03-19 上传 | 大小：223kb | 下载：0

[VHDL编程] sqrt-base-on-fpga

说明：对一种改进的不恢复余数的开方算法(non - restoring square - root algorithm)进行了讨论 ,并将其应用于基于 IEEE 754 标准的32 位浮点格式的开方运算中 ,以一款 FPGA 为载体 ,实现了进行运算的基本电路。对目前存在的几种开方 算法进行了评述 ,分析了他们的优缺点 ,提出了改进的不恢复余数开方算法模块化的设计思路与关键电路 ,并分析了仿真和 逻辑综合的结果 ,证明了该算法运算
<> 在 2025-03-19 上传 | 大小：123kb | 下载：0

[VHDL编程] 8B10B_decode

说明：介绍8b/10b的编码与解码的详细流程，主要是基于FPGA的实现方法-8b/10b encoding and decoding described the detailed process
<> 在 2025-03-19 上传 | 大小：75kb | 下载：0

[VHDL编程] Timing_constraints(Xilinx)

说明：详细介绍FPGA的时序逻辑设计，简要介绍时序设置需要注意的要点与重点，set up time and hold time and so on -Details of the timing of FPGA logic design, timing set to note briefly the main points and key, set up time and hold time and so on
<> 在 2025-03-19 上传 | 大小：782kb | 下载：0

[VHDL编程] FPGA-global-clk-design-

说明：FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强-FPGA' s global clock should be divided out from the crystal, the frequency of the most
<> 在 2025-03-19 上传 | 大小：2kb | 下载：0