[VHDL编程] s2p

说明：一个串并转换的Verilog源码，有questasim仿真。-A string and convert the Verilog source code, there are questasim simulation.
<杨经纬> 在 2025-02-05 上传 | 大小：117kb | 下载：0

[VHDL编程] test

说明：将拨码开关全部拨到on，将会看到数码管从 0-9 A-F逐个显示；按下8个按键中的任何一个，对应的LED灯会亮，按第一个按键时，蜂鸣器会响。-All appropriated for the DIP switch on, will see the digital tube display one by one from the 0-9 AF press 8 keys in any one, the corresponding LED
<panda> 在 2025-02-05 上传 | 大小：138kb | 下载：0

[VHDL编程] pwmtest

说明：拨码开关控制PWM的占空比为16级，分别对应电压3.3伏16分之一的倍数-DIP switch control PWM duty cycle is 16, corresponding to voltage of 3.3 volts, one of the 16 sub-multiples
<panda> 在 2025-02-05 上传 | 大小：171kb | 下载：0

[VHDL编程] sensortest

说明：光线传感器测量 LED会显示环境光的大小，用手挡住光线 传感器，LED的显示值会相应减小。-Light sensors measure the ambient light LED will show the size, hands blocking the light sensor, LED display the value of a corresponding decrease.
<panda> 在 2025-02-05 上传 | 大小：187kb | 下载：0

[VHDL编程] test

说明：将拨码开关全部拨到on，将会看到数码管从0-9 A-F逐个显示；按下8个按键中的任何一个，对应的LED灯会亮,按第一个按键时，蜂鸣器会响。-All appropriated for the DIP switch on, will see the digital tube display one by one from the 0-9 AF press 8 keys in any one, the corresponding LED l
<panda> 在 2025-02-05 上传 | 大小：130kb | 下载：0

[VHDL编程] PWMtest

说明：PWM 转模拟信号 拨码开关控制 PWM 的占空比为16级，分别对应电压3.3伏16分之一的倍数-DIP switch to an analog signal PWM switch control PWM duty cycle is 16, corresponding to voltage of 3.3 volts, one of the 16 sub-multiples
<panda> 在 2025-02-05 上传 | 大小：137kb | 下载：0

[VHDL编程] sensortest

说明：光线传感器测量: LED会显示环境光的大小，用手挡住光线传感器，LED的显示值会相应减小。-Light sensor: LED ambient light will show the size, hands blocking the light sensor, LED display the value of a corresponding decrease.
<panda> 在 2025-02-05 上传 | 大小：291kb | 下载：0

[VHDL编程] altera_mf

说明：高清或标清SDI信号，通过编写的FPGA的Audio程序进行处理。-HD or SD SDI signals, through the development of the FPGA-Audio procedures.
<邢占鹏> 在 2025-02-05 上传 | 大小：9kb | 下载：0

[VHDL编程] example1

说明：实现将时钟信号clk十分频的功能，可通过波形仿真来看效果。-To achieve the clock signal clk is the frequency function is available through the waveform simulation to evaluate the effects.
<panda> 在 2025-02-05 上传 | 大小：29kb | 下载：0

[VHDL编程] example2

说明：moore状态机程序 一共有四个状况，空闲 idle 等待 ready 信号准备好后进入判决状态 decision 否则继续等待 ready信号；判决状态 decision 中将 oe、we 信号置低，同时根据read_write 判定下一个状态是读状态 read 还是写状态 write；如果 read_write 为‘1’读状态 read，否则写状态write；读状态将oe 置高，we 置低；写状态将 oe 置低，we 置高。-m
<panda> 在 2025-02-05 上传 | 大小：31kb | 下载：0

[VHDL编程] example3

说明：实现一个加/减8进制计数器。其中包括时钟输入、使能信号、加减控制信 号、复位信号、三位输入和一位进位位。-To achieve a plus/minus 8 binary counter. These include the clock input enable signal, addition and subtraction control signals, reset signals, three inputs and a ca
<panda> 在 2025-02-05 上传 | 大小：32kb | 下载：0

[VHDL编程] AudioVMix

说明：通过SDI信号的行同步，列同步和场同步，并通过对行和列的像素点进行计数限制来输出处理后的SDI数据-SDI signal through the line of synchronization, the column sync and field sync, and through pairs of rows and columns of pixels counted restrictions to the SDI output of
<邢占鹏> 在 2025-02-05 上传 | 大小：2kb | 下载：0