[VHDL编程] micro

说明：16 cpu design VHDL source code, including alu, clock, memory and other parts of the design
<mojo> 在 2025-02-04 上传 | 大小：30kb | 下载：0

[VHDL编程] TLM-2.0.1

说明：SystemC TLM 2.0.1 2009/7/15 最新源码和文档。-The latest SystemC TLM 2.0.1 7/15/2009 source code and documents
<Archie> 在 2025-02-04 上传 | 大小：11mb | 下载：0

[VHDL编程] LED

说明：一段VHDL代码，控制led灯，大家可以参考一下，修恶习-VHDL
<foreveryy> 在 2025-02-04 上传 | 大小：4kb | 下载：0

[VHDL编程] DDSFPGA

说明：基于FPGA的FFT功能实现，内有详细代码，并附有DDS的相关源码-FPGA-based FFT function realization, which detailed code, along with the related source code DDS
<huruifang> 在 2025-02-04 上传 | 大小：626kb | 下载：0

[VHDL编程] exp5_TIMER

说明：fpga：quartus_nios 时钟中断和代码-fpga: quartus_nios clock interrupt and code
<戚栋> 在 2025-02-04 上传 | 大小：6.52mb | 下载：0

[VHDL编程] DK4Main

说明：基于ARM-FPGA综合开发板DK4的各模块样例程序，用于测试和使用。-Based on ARM and FPGA,which is used to test the board.
<huruifang> 在 2025-02-04 上传 | 大小：1.19mb | 下载：0

[VHDL编程] tt_nios_hardware_tutorial

说明：Altera NIOS II Hardware Tutorial
<Calebe> 在 2025-02-04 上传 | 大小：702kb | 下载：0

[VHDL编程] Test_Plg_18

说明：基于FPGA的等精度频率测试仪,测量范围1HZ到100M.已调试成功.采用康芯公司的FPGA开发板,嵌入51内核程序.-FPGA-based test instrument such as the frequency accuracy, measurement range 1HZ to 100M. Has been a successful debugging. Using Kang' s FPGA core developmen
<李恺君> 在 2025-02-04 上传 | 大小：5.03mb | 下载：0

[VHDL编程] EXP-EPM3128_3256

说明：cpld/fpga芯片exp-epm3128/3256的详细说明，适用于quartus以及maxplus软件-cpld/fpga chip exp-epm3128/3256 a detailed descr iption of the software for quartus and maxplus
<Yolanda> 在 2025-02-04 上传 | 大小：949kb | 下载：0

[VHDL编程] XILINX

说明：Verilog汇编很牛叉 O(∩_∩)O哈哈哈~-Verilog
<好古子> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] mutiplier

说明：用VHDL语言仿真乘法器设计, 经过modelsim仿真， synplify综合，并下载进FPGA验证-Multiplier design using VHDL, simulation, after modelsim simulation, synplify synthesis, and downloaded into a FPGA verification
<赵牧> 在 2025-02-04 上传 | 大小：217kb | 下载：0

[VHDL编程] verilog

说明：Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 　　Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog
<杨恩源> 在 2025-02-04 上传 | 大小：30.62mb | 下载：0