[VHDL编程] 指令译码电路的设计

说明：指令译码电路的设计。 主要用在数字电路的设计中。 所用语言为Verilog HDL.-instruction decoder circuit design. Mainly used in digital circuit design. The language used for Verilog HDL.
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[VHDL编程] FIRvhdl

说明：用vhdl实现一个fir滤波器 设计要求： 1．最小阻带衰减-30db。 2．带内波动小于1db． 3．用MATLIB与MAXPLUS2联合设计与仿真-use VHDL to achieve a fir filter design requirements : 1. The smallest stop band attenuation- 30dB. 2. With fluctuating within less than
<达闻西> 在 2024-12-24 上传 | 大小：3kb | 下载：0

[VHDL编程] crc_verilog_xilinx

说明：CRC校验码，用于对数据流进行crc校验。 主要有CRC_16,CRC_8,CRC_32校验。 所用语言为Verilog HDL.-CRC code for the data flow crc check. Main CRC_16, CRC_8, CRC_32 check. The language used for Verilog HDL.
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[VHDL编程] COUNT_100

说明：使用Vhdl语言编写的FPGA应用程序，实现的内容是100进制计数器-use Vhdl language FPGA applications, realizing the contents of the 100 NUMBER
<丢丢熊> 在 2024-12-24 上传 | 大小：181kb | 下载：0

[VHDL编程] 20051113130721803

说明：
<天天> 在 2024-12-24 上传 | 大小：18kb | 下载：0

[VHDL编程] 20051113104111170

说明：FPGA的VHDL设计经验总结《小型微型计算机系统》2003年7月-FPGA VHDL design experience, "small micro-computer system," July 2003
<天天> 在 2024-12-24 上传 | 大小：194kb | 下载：0

[VHDL编程] EPP

说明：并口的EPP协议，与外部的FIFO的empty,full信号共同控制数据传输-of EPP parallel port agreement with the external FIFO empty, full common control signal data transmission
<陈刚> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] ModelSim_SE_6.1bkey

说明：ModelSim SE 6.1 (电子仿真)具体破解-ModelSim SE 6.1 (electronic simulation) Specific crack
<卢峰> 在 2024-12-24 上传 | 大小：223kb | 下载：0

[VHDL编程] Verilog_traffic

说明：Verilog 的交通灯的例子。源代码中有详细的注释。-Verilog traffic lights examples. The source code for detailed comments.
<徐勇> 在 2024-12-24 上传 | 大小：121kb | 下载：0

[VHDL编程] alu_inverter

说明：4bit ALU 利用vhdl语言编写的4位ALU 开发环境是在windows下-Band ALU using VHDL language prepared by the four ALU is a development environment under Windows
<bob> 在 2024-12-24 上传 | 大小：18kb | 下载：0

[VHDL编程] LED七段译码

说明：初次上传文件，采用文本格式编辑内容，不知道是否妥当，如有不便之处，敬清各位原谅。-initial upload documents using text format editorial content, I do not know whether they are appropriate, if any inconvenience, King- forgive me.
<LJH> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] CaiDeng

说明：　　设计一个控制电路来实现8路彩灯按照一定的次序和时间间隔闪烁。具体要求如下： 　　1、当控制开关为0时，灯全灭；当控制开关为1时，从第一盏开始，依次点亮，时间间隔为1秒。期间一直保持只有一盏灯亮、其他灯全灭的状态。 　　2、8盏灯依次亮完后，从第8盏开始依次灭，期间一直保持只有一盏灯灭、其他灯全亮的状态。 　　3、当8盏灯依次灭完后，8盏灯同时亮同时灭，其时间间隔为0.5秒，并重复4次。 　　4、只要控制开关为1，上述
<zchui> 在 2024-12-24 上传 | 大小：1.03mb | 下载：0