[VHDL编程] 脉冲记时CPLD

说明：工作原理： 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个 74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。 测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。 开始测试： 按下按键，应该可以见到LED被点亮，指示可以开始转动转动惯量盘，等遮光片遮挡30次光电门后，
<高颖峰> 在 2024-11-09 上传 | 大小：630kb | 下载：0

[VHDL编程] 一个波形发生器和sine波形发生器

说明：这是一个典型的正玄波发生器程序和一个任意波形发生器程序，大家可以参考学习，对于vhdl入门还是很有帮助的-This is a typical wave generator Shogen procedures and an arbitrary waveform generator procedures, Members can take a learning portal for VHDL or helpful
<张云鹏> 在 2024-11-09 上传 | 大小：3kb | 下载：0

[VHDL编程] moore state_machine

说明：这是一个moore状态机的典型程序，供初学者参考-This is a typical state machine moore procedure reference for beginners
<张云鹏> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] muxplusii --vhdl 经典程序

说明：用VHDL编写的数字时钟,可变宽度脉冲产生器-prepared using VHDL digital clock, Variable width pulse generator, etc.
<vhdp> 在 2024-11-09 上传 | 大小：8kb | 下载：0

[VHDL编程] 占空比1：1的通用分频模块　

说明：用vhdl实现占空比1：1的通用分频模块，非常实用，欢迎大家下载-use VHDL to achieve the common 1:1-frequency module, a very practical and you are welcome to download
<kiki> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] USB 2.0 IP Core

说明：USB20的IP CORE,可以直接用在SOPC下，自动完成全部的枚举，只需修改枚举参数即可！-USB20 IP CORE, can be directly used in SOPC, automatically complete the enumeration. only a modification of enumerated parameters can be!
<林风> 在 2024-11-09 上传 | 大小：177kb | 下载：0

[VHDL编程] fifo程序

说明：用verilog语言在fpga中实现fifo功能！-using Verilog language in which they simply realize fifo function!
<刘涛> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] k5

说明：串口通信实验程序，用于FPGA和电脑串口通信研究-experimental procedure for FPGA serial communications and computer research
<仇海亮> 在 2024-11-09 上传 | 大小：1.04mb | 下载：0

[VHDL编程] 用cpld实现曼彻斯特编码

说明：用cpld实现曼彻斯特编码 用verilog HDL进行曼彻斯特编码，用于通信中-cpld achieve with Manchester encoding with Verilog HDL Manchester encoding. for Communication
<*> 在 2024-11-09 上传 | 大小：4kb | 下载：0

[VHDL编程] 异步FIFO存储器的控制设计

说明：异步FIFO控制器的设计 主要用于异步先进先出控制器的设计。 所用语言Verilog HDL.-asynchronous FIFO controller design for the main asynchronous FIFO controller design. The language used Verilog HDL.
<*> 在 2024-11-09 上传 | 大小：6kb | 下载：0

[VHDL编程] D触发器的设计

说明：D触发器的设计 主要用在时序电路中。 所用语言为Verilog HDL.-D flip-flop with the main design of the timing circuit. The language used for Verilog HDL.
<*> 在 2024-11-09 上传 | 大小：3kb | 下载：0

[VHDL编程] 用一位全加器组成四位全加器

说明：用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
<*> 在 2024-11-09 上传 | 大小：3kb | 下载：0