[VHDL编程] VHDL 程序举例

说明：VHDL经典编成程序。有大概100个程序。包括键盘扫描等。- these are typical program of VHDL.there are almost 100 pieces of program.including program about keyboard scanning.
<林玉儿> 在 2024-12-23 上传 | 大小：67kb | 下载：0

[VHDL编程] 经典设计VHDL源代码

说明：非常好的VHDL小程序。内容齐全。基本的功能都有。-very good VHDL small programs. Content complete. The basic functions have.
<林玉儿> 在 2024-12-23 上传 | 大小：43kb | 下载：0

[VHDL编程] vhdl_vga

说明：彩条信号发生器使用说明 使用模块有：VGA接口、脉冲沿模块、时钟源模块。 使用步骤： 1. 打开电源+5V 2. 信号连接，按下表将1K30信号与实际模块连接好。 3. 1K30板连接好并口线，并将程序加载。 4. 将彩色显示器的线与VGA接口连接好。 5. 彩条信号就可以在显示器中产生，通过脉冲沿模块按键MS1可以改变产生彩条的 -color of the signal generator for u
<刘浪> 在 2024-12-23 上传 | 大小：93kb | 下载：0

[VHDL编程] vhdl_LED

说明： 点阵显示实验示例使用说明 使用模块有：时钟源模块、点阵显示模块，脉冲沿模块。 使用步骤： 1. 打开电源+5V。 2. 信号连接，按下表将1K30信号与实际模块连接好。 3. 1K30板连接好并口线，并将程序加载 4. 脉冲沿模块的按键MS1为复位清零键，灯灭时有效，点阵块上会显示汉字。 -lattice experimental use of the use of sample modules : c
<刘浪> 在 2024-12-23 上传 | 大小：326kb | 下载：0

[VHDL编程] Verilog_EXAMPLE

说明：
<sky> 在 2024-12-23 上传 | 大小：374kb | 下载：0

[VHDL编程] ddsall

说明：DDS的vhdl语言源程序实现 该程序可实现1HZ频率步进-DDS source VHDL language to achieve the program can be realized 1HZ frequency Step
<欧阳> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] alu64_struct

说明：六十四位ALU设计源代码，可实现加减，逻辑与，或等多种功能。-64 ALU design source code can be modified to achieve, and logic, or other functions.
<李宁> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] 相位差可调的双通道信号发生器的设计

说明：相位差可调的双通道信号发生器的设计,可以作为信号源用-phase difference adjustable dual-channel signal generator, we can use as a signal source
<胡路听> 在 2024-12-23 上传 | 大小：302kb | 下载：0

[VHDL编程] 基于CPLD-FPGA的半整数分频器的设计

说明：基于CPLD-FPGA的半整数分频器的设计，用于设计EDA-based CPLD-half FPGA integer dividers in the design, design for EDA
<胡路听> 在 2024-12-23 上传 | 大小：21kb | 下载：0

[VHDL编程] 同步复位与异步复位问题

说明：同步复位与异步复位问题，应用于EDA设置，适合初学者-asynchronous and synchronous reset reduction, EDA application settings for beginners
<胡路听> 在 2024-12-23 上传 | 大小：237kb | 下载：0

[VHDL编程] dsfs

说明：扫描信号从C3 ～C0送入,信号依序为1000 ->0100 ->0010 -> 0001->1000 循环,当扫描信号为1000时,则扫描第0行中的四个按键. 扫描信号为0100时,则扫描第1行中的四个按键, 以此类推.如果有按键被按下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的-scan signal from C0 to C3 i
<杨要强> 在 2024-12-23 上传 | 大小：110kb | 下载：0

[VHDL编程] 单片机坐标定时器实验

说明：http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的扫描信号共同決定那个按键被按下. 编写VHDL的构思: 外部接口包括: a. INPUT脚 : CLK , R3～R0. b. OUTPUT脚 : C3～C0 , DATA3～DATA0
<杨要强> 在 2024-12-23 上传 | 大小：1.49mb | 下载：0