[VHDL编程] datarom

说明：该源码为几个正弦ROM,已经编译并通过,可以直接下载,不需要,内部含有正弦ROM表,还有ROM的宏模块-the source for several sine ROM, has been compiled and passed, can be directly downloaded, not internal ROM containing sine table, the Acer ROM module
<刘恒辉> 在 2024-12-23 上传 | 大小：238kb | 下载：0

[VHDL编程] dianzizhong

说明：这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!
<刘恒辉> 在 2024-12-23 上传 | 大小：538kb | 下载：0

[VHDL编程] LED点阵

说明：大屏幕led点阵显示的驱动时序。 使用vhdl语言描述。其中rom文件可以使用lpm_megcore自动生成。-big screen led to the dot matrix display driver timing. The use of VHDL descr iption language. Rom which documents can be automatically generated using lpm_megcore.
<王卫> 在 2024-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] color_bar

说明：使用vhdl语言在altera公司的up3板上产生vga信号，里面有详细的解析和说明，是一个很好的教程。-use of the VHDL language ALTERA company's board up3 have vga signal containing a detailed analysis and explanation is a good guide.
<石坚> 在 2024-12-23 上传 | 大小：10kb | 下载：0

[VHDL编程] 自定义逻辑PWM的例子

说明：是一个用vhdl语言编写的pwm程序，可以方便地用来和nios连接，实现对nios的功能扩展。-is a VHDL language with the PWM procedures can be used to facilitate connections and nios, nios to achieve a functional extension.
<石坚> 在 2024-12-23 上传 | 大小：10kb | 下载：0

[VHDL编程] Synopsys

说明：Synopsys 8051 IP core documentation.
<> 在 2024-12-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] ref-sdr-sdram-vhdl

说明：DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M-DDR controller VHDL source code. Using FPGA DDR interface controller, applicable to Altera FPGA, the highest frequency available 100M
<张涛> 在 2024-12-23 上传 | 大小：758kb | 下载：0

[VHDL编程] 100个vhdl设计例子

说明：内附多路选择器，74系列芯片VHDL源码，加法器，FIR，比较器等大量例子，对初学VHDL语言很有好处。可用maxplus，quartus，synplicity等综合软件进行调试-contains multiple-choice, 74 chips VHDL source code, the adder, FIR, comparators, etc. are plenty of examples for beginners VHDL v
<杰轩> 在 2024-12-23 上传 | 大小：228kb | 下载：0

[VHDL编程] 数字锁相环设计源程序

说明：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, i
<杰轩> 在 2024-12-23 上传 | 大小：118kb | 下载：0

[VHDL编程] 8051verilog源码

说明：8051的Verilog-Verilog OF 8051
<德德> 在 2024-12-23 上传 | 大小：2.09mb | 下载：0

[VHDL编程] vgacolor

说明：vga编程。实现3种模式的vga控制，分别产生横彩条，竖彩条，棋格彩条的显示-vga programming. Realization of the three-mode vga control, generate horizontal color of the color of the shaft, and the chess grid color of the show
<张建> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] 多功能电子钟

说明：具有多种功能的电子钟：闹钟，报时和修改，定时闹钟，报时时间，带闹钟，报时开关。-with multiple functions of electronic bell : alarm clock, timer and modification, regular alarm clock, timer, with alarm clock, timer switches.
<张建> 在 2024-12-23 上传 | 大小：6kb | 下载：0