[VHDL编程] trans4_16

说明：看了好多网了，发现有2to4译码，3to8译码，今天我要用4to16译码，写完了就发了上来-saw a lot of net and found 2to4 decoding, 3to8 decoding, today, I must 4to16 decoding, finished on the fat in the ranks
<王天权> 在 2024-12-23 上传 | 大小：93kb | 下载：0

[VHDL编程] jianpan_vhdl

说明：用VHDL实现的键盘扫描程序 可以稍微修改就可使用-using VHDL keyboard scanning procedure can be slightly modified to use
<金军> 在 2024-12-23 上传 | 大小：168kb | 下载：0

[VHDL编程] 数码管扫描显示转换模块

说明：数码扫描显示转换模块，可以对数码内容进行扫描，同时可进行转换-digital scan conversion modules, the digital content can scan, which can also be converted
<jia> 在 2024-12-23 上传 | 大小：34kb | 下载：0

[VHDL编程] key_scan

说明：程序主要是用硬件描述语言（VHDL）实现： 4*4键盘扫描，简洁明了，通俗易懂，比较适合VHDL初学者-procedure was used in hardware descr iption language (VHDL) to achieve : 4* 4 keyboard scan, concise, easily understood and more suitable for beginners VHDL
<刘赛> 在 2024-12-23 上传 | 大小：301kb | 下载：0

[VHDL编程] mcs_51_cpld

说明：程序主要用硬件描述语言（VHDL）实现： 单片机与FPGA接口通信的问题-procedures major hardware descr iption language (VHDL) to achieve : MCU and FPGA interface communication problems
<刘赛> 在 2024-12-23 上传 | 大小：147kb | 下载：0

[VHDL编程] plj

说明：程序用VHDL实现： 利用一秒定时测量频率 并且显示，范围0~-VHDL 0~
<刘赛> 在 2024-12-23 上传 | 大小：134kb | 下载：0

[VHDL编程] pinglvhecheng

说明：程序用VHDL实现： 频率合成，DDS 主要调用LPM-procedures using VHDL : frequency synthesis, DDS major call LPM
<刘赛> 在 2024-12-23 上传 | 大小：142kb | 下载：0

[VHDL编程] cpld

说明：cpld与单片机接口设计,利于电子设计及应用- Interface design between microprocessor and cpld ,suit for IC design and application
<宋健> 在 2024-12-23 上传 | 大小：8kb | 下载：0

[VHDL编程] CORDIC

说明：用verilog写的CORDIC算法实现，很适合做超越函数的运算。通常用于实现正弦乘法，或者坐标变换。-The cordic arithmetic implemented by verilog is adapted to exceed function.It is usually used to implement sine multiplication or coordinate tuansform.
<diskmps> 在 2024-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] and_or

说明：veilog 代码 用户可以直接调用，作为底层模块。同时已经编译成功，可以作为基本单元库。-veilog code user can derict use it for the base mode.
<宋昆仑> 在 2024-12-23 上传 | 大小：3kb | 下载：0

[VHDL编程] arbit

说明：verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
<宋昆仑> 在 2024-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] backward

说明：verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
<宋昆仑> 在 2024-12-23 上传 | 大小：3kb | 下载：0