[VHDL编程] UDP

说明：这是用Verilog HDL编写的程序 利用UDP方法实现四位加法器-This is written in Verilog HDL programs Use UDP method four adder
<姚远> 在 2025-02-05 上传 | 大小：43kb | 下载：0

[VHDL编程] fir

说明：利用VHDL和Verilog HDL语言实现FIR滤波器-Using VHDL and Verilog HDL language to realize FIR filter
<姚远> 在 2025-02-05 上传 | 大小：48kb | 下载：0

[VHDL编程] addr_rtl

说明：利用Verilog HDL编写程序 利用assign语句实现加法器-Use Verilog HDL to write programs Using the assign statement adder
<姚远> 在 2025-02-05 上传 | 大小：32kb | 下载：0

[VHDL编程] BCD

说明：利用Verilog HDL语言实现BCD码的加法-Using Verilog HDL language implementation of BCD addition
<姚远> 在 2025-02-05 上传 | 大小：40kb | 下载：0

[VHDL编程] TWO

说明：利用Verilog HDL语言实现公共表达式交叉系数滤波器-Using Verilog HDL language implementation public expression cross coefficient filter
<姚远> 在 2025-02-05 上传 | 大小：307kb | 下载：0

[VHDL编程] cpu_cache_interrupt

说明：verilog写的CPU 五级流水 带cache 中断-the the CPU five water with verilog to write cache interrupt
<王久力> 在 2025-02-05 上传 | 大小：48kb | 下载：0

[VHDL编程] chenxu

说明：Verilog HDL 16选一数据选择器-Verilog HDL 16 election of a data selector
<hehe> 在 2025-02-05 上传 | 大小：17kb | 下载：0

[VHDL编程] clock

说明：一个简单的数字时钟Verilog仿真程序，60秒1分钟，60分一小时，24小时一天，265天一年。代码逻辑简化不含状态机，易理解。附激励文件可直接仿真。-A simple digital clock Verilog simulation program 60 seconds, 1 minute, 60 hours, 24 hours a day, 265 days a year. The code logic simplifies ex
<Welson> 在 2025-02-05 上传 | 大小：1kb | 下载：0

[VHDL编程] chenxu

说明： 利用状态机设计正弦波信号发生器： //输出4位接4位的DA转换，即4位数字信号输出可直接通过DA转换为模拟信号。 -The use of state machine design is the sine wave signal generator:// output 4 connects a 4-bit DA converter, i.e. the 4-bit digital signal output can be di
<hehe> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] chengxu

说明：设计状态机从SRAM中读取数据，并相加，即求SRAM【7：0】【2：0】中8个字节数的和并输出，SRAM为内置RAM-Design state machine to read data from the SRAM, and added, that is seeking SRAM [7:0] [2:0] 8 bytes and output, SRAM built-in RAM
<hehe> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] chengxu

说明：读取外部RAM的状态机 RAM接口OE，输出使能 WR，低电平写RAM AB【7：0】地址总线 DB【7：0】地址总线 //将RAM 0至127的数据读出并相加最后的结果存入地址254（低8位）255（高8位） -State machine reads the external RAM RAM interface OE Output Enable WR, low-level to write RA
<hehe> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] text_fir_lbq

说明：本人毕业论文中的一个模块，我FIR有限长滤波器，可以直接编译仿真下载。。实际测试可用-A module in my thesis, I finite length FIR filters can be directly compiled simulation download. . The actual test are available. .
<shao> 在 2025-02-05 上传 | 大小：2.39mb | 下载：0