[VHDL编程] cpld_ads7844_50M(9-24)

说明：用ads7844采集数据，用cpld做时序控制，通过串口观察和记录采集结果，用verilog编写，通过开发板验证-Collected data using ads7844 timing control with cpld verilog prepared by the serial observe and record collection results through the development board verificati
<王军> 在 2025-04-23 上传 | 大小：642kb | 下载：0

[VHDL编程] Countdown

说明：基于EP2C5Q208C8的数字时钟。数码管显示，按键调节控制。-Digital clock EP2C5Q208C8. Digital display, regulation and control buttons.
<anmko> 在 2025-04-23 上传 | 大小：762kb | 下载：0

[VHDL编程] digtal_clock

说明：C51单片机上，显示时钟，闹钟，计时，用Xilinx ISE Design 编写-C51 microcontroller, clock, alarm clock, time, prepared with Xilinx ISE Design
<刘阳> 在 2025-04-23 上传 | 大小：772kb | 下载：0

[VHDL编程] trafficlight

说明：设计题目: 十字路*通灯的设计。 二．设计要求: （一）假定系统输入时钟为200Hz。 （二）设计出以上要求的交通灯，每个方向有一个倒计时指示（两个8 段数码 管）和红黄绿三种颜色的灯。 （三）给出仿真波形。-Design topics: the design of the traffic lights at the crossroads. II. Design requirements: (
<董浩> 在 2025-04-23 上传 | 大小：971kb | 下载：0

[VHDL编程] fpga-for-ISE-and-Spartan

说明：用赛灵思ISE9.2和Spartan-3E设计的四位计数器-Four counter with the Xilinx ISE9.2 and Spartan-3E
<武景> 在 2025-04-23 上传 | 大小：313kb | 下载：0

[VHDL编程] selfRst

说明：用于产生自复位的信号，有内部校验，可以确保不会误复位，复位时间也可以人为设定。-Used to generate a self-resetting signal, internal calibration, can ensure that no mistake is reset, the reset time can also be man-made.
<陈波> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA_IIC

说明：这是我编写的FPGA控制IIC的程序，用来配置型号为24C02的EEPROM，已经通过验证。-This is my own Verilog HDL program for IIC control, it can configure the EEPROM named 24C02, and the program have been tested.
<陈波> 在 2025-04-23 上传 | 大小：2kb | 下载：0

[VHDL编程] daojishi2

说明：在开发板上实现5秒钟的倒计时，并在数码管上显示出数字-Board realized in the development of 5 seconds countdown, and in digital tube display digital
<李子> 在 2025-04-23 上传 | 大小：361kb | 下载：0

[VHDL编程] verilog

说明：verilog代码颜色传感器，课程设计用的-the verilog code color sensors, curriculum design
<韦鹏> 在 2025-04-23 上传 | 大小：6.72mb | 下载：0

[VHDL编程] xiaobofilter

说明：采用VHDL设计Daubechies 4双通道正交滤波器组，用Quartus II 仿真实现-Daubechies 4 filter group based on VHDL
<邱陈辉> 在 2025-04-23 上传 | 大小：907kb | 下载：0

[VHDL编程] cnt16

说明：含同步置零异步预置数功能的16进制计数器的VHDL实现，程序尽量简化，无冗余-16 counter VHDL implementation
<邱陈辉> 在 2025-04-23 上传 | 大小：263kb | 下载：0

[VHDL编程] jiou

说明：设计奇偶校验器，采用VHDL编程，既有奇校验设计，又有偶校验设计-Design parity, VHDL programming, both odd parity Design, but also parity design
<邱陈辉> 在 2025-04-23 上传 | 大小：236kb | 下载：0