[VHDL编程] ps2

说明：除了顶层模块（ps2_key），三个底层模块分别为PS/2传输处理模块(ps2scan)、串口传输模块(my_uart_tx)以及串口波特率选择模块(speed_select)（下面只给出顶层模块和PS/2传输处理模块的verilog代码，串口部分的设计可以参考串口通信设计）。-In addition to top-level module (ps2_key), three low-level modules are PS/2 tran
<lishaohui> 在 2025-02-23 上传 | 大小：152kb | 下载：0

[VHDL编程] Libero8.3

说明：介绍了 Actel FPGA 的集成开发环境 IDE 的使用，从软件的安装和设置，以及 通过一个简单的例子说明如何使用 IDE中集成的第三方软件，如：Synplify、ModelSim等，可以帮助读者快速入门，缩短开发时间。-Actel FPGA introduced the use of IDE integrated development environment, from software installation and s
<anranxjk> 在 2025-02-23 上传 | 大小：2.5mb | 下载：0

[VHDL编程] verilogiic1121

说明：代码中分了两个模块，iic_com模块除了执行和IIC通信有关的代码设计外，还有案件检测部分；而led_seg7模块只是驱动数码管显示从EEPROM指定地址读出的数据。-Code carved the two modules, iic_com IIC communication module in addition to the implementation and design of the code, there are some
<lishaohui> 在 2025-02-23 上传 | 大小：136kb | 下载：0

[VHDL编程] soure

说明：用VHDL开发NES程序。这里是其配套的详细的VHDL语言源码。可用quartus进行验证。-NES with the VHDL development process. Here is the complete source of detailed VHDL language. Quartus available for verification.
<马兴旺> 在 2025-02-23 上传 | 大小：1.35mb | 下载：0

[VHDL编程] FPGA_NES

说明：这是用FPGA开发NES游戏机的一些资料，  这份文档目前的版本是  0.01  版，只对  NES  的  CPU、内存、系统概况和  PPU  进行了初步介绍-This is the NES game with the FPGA development some of the information, this document is the 0.01 version
<马兴旺> 在 2025-02-23 上传 | 大小：570kb | 下载：0

[VHDL编程] scrambler_17

说明：this parallel scrambler verilog code -this is parallel scrambler verilog code
<rakhi> 在 2025-02-23 上传 | 大小：315kb | 下载：0

[VHDL编程] UART

说明：actel 公司 Fusion StartKit开发板串口实验，采用veilog 语言编写，易于理解-actel Company Fusion StartKit development board serial experiments using veilog language, easy to understand
<anran> 在 2025-02-23 上传 | 大小：378kb | 下载：0

[VHDL编程] XUP

说明：xinlinx最新工艺下的xup开发套件描述-xup
<哈> 在 2025-02-23 上传 | 大小：1.68mb | 下载：0

[VHDL编程] NIOSII_design_(DE2)

说明：NiosII设计 基于Altera大学计划的DE2开发板-NIOSII design base on(DE2)
<刘强> 在 2025-02-23 上传 | 大小：1.15mb | 下载：0

[VHDL编程] project

说明：在Spartan-3E FPGA开发板上做的一个小项目--带语音功能的计算器，并且通过VGA接口在显示器上显示图形界面。涉及到ps2键盘模块，VGA显示模块，picoblaze汇编，串口收发模块。-In the Spartan-3E FPGA development board to do a small project- a calculator with voice capabilities, and VGA interface,
<赵龙> 在 2025-02-23 上传 | 大小：2.32mb | 下载：0

[VHDL编程] lab_simulation

说明：verilog 开发的，模拟CPU流水线操作的工程设计。-verilog developed to simulate the engineering design of CPU pipelining.
<李天> 在 2025-02-23 上传 | 大小：333kb | 下载：0

[VHDL编程] Quartus_fft_ip_core

说明：QuartusII中 FFT_ip_core的使用 -QuartusII use in FFT_ip_core
<chendongkui> 在 2025-02-23 上传 | 大小：292kb | 下载：0