[VHDL编程] bmul32

说明：用VHDL写的一个32位并行乘法器的源代码，已经过验证，可以直接使用-Use VHDL to write a 32-bit parallel multiplier source code, has already been verified, you can directly use
<zh> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] bmul32_test

说明：32位并行乘法器的测试文件，已经经过验证，可以直接使用-32-bit parallel multiplier test paper has been verified, you can directly use
<zh> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogHDLdigitaldesigncode

说明：Vlerilog HDL高级数字设计源码，有兴趣者可以来看看，保证是完整版-Advanced Digital Design Vlerilog HDL source, who are interested can look at it, guaranteed to be the full version
<zhyu> 在 2024-11-17 上传 | 大小：913kb | 下载：0

[VHDL编程] 8b10_enc

说明：8b10b解码文件，我从网上下的一个，感觉不错，传上来大家共享-8B10B decoder documents, I learned from an online, I feel good, Chuan-up share
<李志华> 在 2024-11-17 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_shili

说明：计数器 锁存器 12位寄存器 带load，clr等功能的寄存器 双向脚（clocked bidirectional pin） 一个简单的状态机 一个同步状态机 用状态机设计的交通灯控制器 数据接口 一个简单的UART 测试向量（Test Bench）举例： 加法器源程序 相应加法器的测试向量test bench）-Counter latch 12 registers with load, cl
<> 在 2024-11-17 上传 | 大小：11kb | 下载：0

[VHDL编程] DE2_SD_Card_Audio

说明：NIOSII,关于MP3的源代码,用SOPC+NIOSII平台开发的,可以运行,代码详细.大家放心使用,不懂可以问我.自己写的.-NIOSII, on the MP3 source code, using SOPC+ NIOSII platform, you can run the code in detail. Members can rest assured the use, you may ask, I do not know.
<梁佳明> 在 2024-11-17 上传 | 大小：1.52mb | 下载：0

[VHDL编程] VerilogHDL

说明：《设计与验证Verilog HDL》光盘内容-err
<jzhupo> 在 2024-11-17 上传 | 大小：980kb | 下载：0

[VHDL编程] Hello

说明：DE2板上的hello程序,实现在8个七段译码器上循环显示hello-err
<罗杰> 在 2024-11-17 上传 | 大小：275kb | 下载：0

[VHDL编程] VHDL

说明：有人用FPGA控制过液晶屏吗（vhdl)-err
<zyc> 在 2024-11-17 上传 | 大小：9kb | 下载：0

[VHDL编程] verilog1

说明：基于FPGA的多功能数字钟Verilog设计2007-06-17 21:06基本功能： 1．具有时、分、秒计数显示功能（6位数码管构成），以24小时循环为计时基准。 2. 具有调节小时、分钟的功能。 3．具有整点报时功能，整点报时的同时数码管显示闪烁提示。 -err
<> 在 2024-11-17 上传 | 大小：8kb | 下载：0

[VHDL编程] VHDL

说明：VHDL硬件描述语言与数字逻辑电路设计，需要的朋友可以下载。-err
<zhangsan> 在 2024-11-17 上传 | 大小：17.83mb | 下载：0

[VHDL编程] VHDL

说明：源代码不同软件对VHDL语法的支持范围是不一样的,以下程序中的某些语句可能不能运行在所有的软件平台之上,因此程序可能要作一些修改,同时务必注意阅读程序中的注释。-Source code for different types of software support for VHDL grammar is not the same as the scope, the following procedures for some of the
<> 在 2024-11-17 上传 | 大小：637kb | 下载：0