[VHDL编程] Pcit32vhdl

说明：PCI 32 target IP for Fpga/asic Designer
<李晓媛> 在 2025-01-26 上传 | 大小：418kb | 下载：0

[VHDL编程] mstr_mem32

说明：Master MemoryExamples for MT32 v1.0.0 Rtl core -Master MemoryExamples for MT32 v1.0.0 Rtl core
<李晓媛> 在 2025-01-26 上传 | 大小：29kb | 下载：0

[VHDL编程] pci_express_crc

说明：PCI express CRC rtl core for Fpga/asic Designer
<李晓媛> 在 2025-01-26 上传 | 大小：198kb | 下载：0

[VHDL编程] zyj

说明：包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.-Contains the main function of the electronic clock, input CLK for 1KHZ, output for the dynamic scan 8 CLD show. There are
<zyj> 在 2025-01-26 上传 | 大小：5kb | 下载：0

[VHDL编程] VHDL

说明：自编自写的ＶＨＤＬ代码，用于实现全加器功能，可能有误-, Directed and written in VHDL code, for the realization of full-adder function, may have mistaken
<金嘉> 在 2025-01-26 上传 | 大小：4kb | 下载：0

[VHDL编程] spi.tar

说明：SPI(serial port interface)的Verilog/VHDL源代碼，已模擬並驗證。-SPI (serial port interface) of the Verilog/VHDL source code, has been simulated and verified.
<hcjian> 在 2025-01-26 上传 | 大小：114kb | 下载：0

[VHDL编程] uart_vhdl

说明：vhdl的异步串口代码，可以方便以致在不同的FPGA中-asynchronous serial VHDL code, can easily result in different FPGA in
<李冰> 在 2025-01-26 上传 | 大小：18kb | 下载：0

[VHDL编程] pll

说明：fpga中pll时钟实现的源代码，可实现倍频或分频-pll clock in the FPGA to achieve the source code, can be realized or sub-octave frequency
<张恒> 在 2025-01-26 上传 | 大小：3kb | 下载：0

[VHDL编程] jtag

说明：jtag技术规范，以及标准的并口jtag下载电缆的资料-JTAG technical specifications, as well as the standard parallel port JTAG download cable data
<张恒> 在 2025-01-26 上传 | 大小：12kb | 下载：0

[VHDL编程] autosale

说明：采用vhdl语言编写的自动售货机程序。如有需要的可以下载参考-VHDL language used vending machine program. If necessary can download reference
<卢兵> 在 2025-01-26 上传 | 大小：59kb | 下载：0

[VHDL编程] trafficcontrol

说明：十字路*通控制器,主,支路的交通灯控制,带左拐的信号灯.-Crossroads traffic controllers, the main, the slip road traffic lights control, with the lights left.
<黄健> 在 2025-01-26 上传 | 大小：1kb | 下载：0

[VHDL编程] jishuqi

说明：VHDL计数器功能从００００到ffff记数-VHDL Counter from 0000 to ffff notation
<> 在 2025-01-26 上传 | 大小：100kb | 下载：0