[VHDL编程] ZLG1

说明：本代码为sopcbuilder建立的cpu，由nios ide编写的流水灯试验。经调试，运行正常。 可作为入门学习的参考。-The code for sopcbuilder established cpu, running water, prepared by the nios ide lamp test. After commissioning, operating normally. Introduction to learni
<yongmingwang> 在 2024-11-17 上传 | 大小：7.29mb | 下载：0

[VHDL编程] ISE_instruction

说明：ISE 9.1的使用指南，有详细的使用方法和截图描述-ISE instruction
<olopgh> 在 2024-11-17 上传 | 大小：7.28mb | 下载：0

[VHDL编程] ise-guide-

说明：详细介绍ISE的使用指南，对初学者很有用-ISE detailed user guide, useful for beginners
<夏> 在 2024-11-17 上传 | 大小：7.28mb | 下载：0

[VHDL编程] 40139249-Circuits-and-Systems-for-Wireless-Commun

说明：circuit and system ebook
<jason> 在 2024-11-17 上传 | 大小：7.28mb | 下载：0

[VHDL编程] New-Folder

说明：the VHDL documents-the VHDL documents!!!!!
<Neo> 在 2024-11-17 上传 | 大小：7.28mb | 下载：0

[VHDL编程] WUSB_XILINX_FPGA

说明：WUSB Xilinx FPGA verilog source code
<jc> 在 2024-11-17 上传 | 大小：7.3mb | 下载：0

[VHDL编程] Computer-Organization-experiment

说明：上海交大计算机组成实验源代码 in verilog-computer organization experimentation source code
<王钰> 在 2024-11-17 上传 | 大小：7.3mb | 下载：0

[VHDL编程] DE0_Nano_User_Manual_v1.5

说明：The DE0-Nano board introduces a compact-sized FPGA development platform suited for to a wide range of portable design projects, such as robots and mobile projects.
<吴胜利> 在 2024-11-17 上传 | 大小：7.3mb | 下载：0

[VHDL编程] MyTimer

说明：电子表功能描述 电子表共有5种功能：功能1为数字钟；功能2为数字跑表；功能3为调时；功能4为闹钟设置；功能5为日期设置。除调时功能以外，电子表处于其他功能状态下时并不影响数字钟的运行。使用数字钟功能时，还可以通过按键快速查看当前的闹钟设置时多功能间和当前日期。该电子表利用EDA实验平台的扬声器整点报时和定时报时，设置3个按键分别作为功能键和调整键。 -Functional descr iption of electronic c
<lzf> 在 2024-11-17 上传 | 大小：7.29mb | 下载：0

[VHDL编程] bandpass

说明：这是一个17阶的数字带通滤波器，用于实现FPGA输出波形的滤除-This is a 17 order digital band-pass filter, filter are used to implement the FPGA output waveform
<何森> 在 2024-11-17 上传 | 大小：7.29mb | 下载：1

[VHDL编程] AD_24bit_Group_25_CYC4

说明：高精度24位ADC时钟配置和数据读取程序，基于Altera cyclone IV EP4CE22F17C6N-High-precision 24-bit ADC clock configuration and data reading program, based on Altera cyclone IV EP4CE22F17C6N
<庆哥哥> 在 2024-11-17 上传 | 大小：7.29mb | 下载：0

[VHDL编程] lab16

说明：verilog HDL，秒表设计,数字系统设计实验-verilog HDL，design a watch, digital system design
<谢馨阳> 在 2024-11-17 上传 | 大小：7.29mb | 下载：0