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[VHDL编程] FPGA_bit_clock_data_recovery
说明:基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method<sam zeng> 在 2024-11-16 上传 | 大小:91kb | 下载:0
[VHDL编程] DE2_Default
说明:DE2开发版的默认程序,verilog,里面对各个模块都进行了控制,而且程序非常规范,值得学习-DE2 development version of the default proceedings, verilog, inside of each module have been controlled and standardized procedures, it is worth learning<张伟> 在 2024-11-16 上传 | 大小:3mb | 下载:0
[VHDL编程] S6_LCD_VHDL
说明:采用vhdl语言编写的16x2液晶显示模块的驱动程序。在quartus中编译完成,可直接运行-err<李晨> 在 2024-11-16 上传 | 大小:426kb | 下载:0
[VHDL编程] ethernet__verilog
说明:fpga模拟以太网物理层的源代码,用verilog硬件描述语言开发。-FPGA simulation of the Ethernet physical layer of the source code, using Verilog hardware descr iption language development.<王贤> 在 2024-11-16 上传 | 大小:323kb | 下载:0
[VHDL编程] 8stepSymmetryCoefficientFilter
说明:8阶对称系数并行FIR滤波器(verilog)用作数字滤波,系数可调。根据实际截止频率决定。-8-order FIR filter symmetric coefficients parallel (verilog) used for digital filtering, adjustable coefficient. Decisions based on the actual cut-off frequency.<TGY> 在 2024-11-16 上传 | 大小:1kb | 下载:0