说明:利用VHDL实现延时程序 很不错的资料 适合学习CHDL-Delay procedure using VHDL implementation very good information for learning CHDL <qzl001> 在 2025-03-25 上传
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说明:基于VHDL语言编写的源程序,实现用蜂鸣器演奏歌曲《友谊天长地久》-VHDL language based on the source, implemented by the buzzer play the song " friendship forever" <张帝> 在 2025-03-25 上传
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说明:基于VHDL语言时钟晶振48Mhz的分频器的制作能够实现1HZ分频的时钟信号。-48Mhz clock oscillator based on VHDL language to achieve the production of crossover frequency of the clock signal 1HZ. <张帝> 在 2025-03-25 上传
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说明:已经成功的FPGA 控制的SDRAM控制器代码.只要修改你需要的宽度-FPGA has been successfully controlled by SDRAM controller code. As long as you need to modify the width of <yangyang> 在 2025-03-25 上传
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说明:基于VHDL语言 实现八路抢答器 有源时钟48mhz 功能为任意按键按下屏蔽其它按键输入-VHDL language based on the active clock 48mhz eight Responder function to any button is pressed the other key input screen <张帝> 在 2025-03-25 上传
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说明:BulkIn是FPGA向CY7C68013发送数据 BulkOut是FPGA从CY7C68013接收数据-BulkIn is the FPGA to send data to the CY7C68013 CY7C68013 BulkOut is receiving data from the FPGA <yangyang> 在 2025-03-25 上传
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说明:基于VHDL语言 4选1 多路选择器 时钟48Mhz 功能4个输入只能有一个输出-Based on VHDL, 4 to 1 MUX clock 48Mhz features 4 inputs can be only one output <张帝> 在 2025-03-25 上传
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