[VHDL编程] turbo_encoder

说明：在赛灵思的FPGA上实现turbo码的编码程序,使用Verilog语言实现。-Implemented on Xilinx FPGA in the turbo coding principle, the use of Verilog language.
<黄一> 在 2025-03-13 上传 | 大小：24kb | 下载：0

[VHDL编程] new

说明：four bit shift register verilog code-four bit shift register verilog code
<aftab> 在 2025-03-13 上传 | 大小：1kb | 下载：0

[VHDL编程] shift_register

说明：It is noise generator.it is a linear feedback 16 shift-registe where the bits 15,14,12,3 are fed back via xor gates.make random signal close to real noise
<sa> 在 2025-03-13 上传 | 大小：471kb | 下载：0

[VHDL编程] seven_segment

说明：It is seven segment decoder and display hexadecimal digits, and for wirting with vhdl use PACKAGE-It is seven segment decoder and display hexadecimal digits, and for wirting with vhdl use PACKAGE...
<sa> 在 2025-03-13 上传 | 大小：331kb | 下载：0

[VHDL编程] memory

说明：DESIGN A SINGLE PORT MEMORY 8*256 using array with standard logic & tri_state gate, and simulate it by reading & writing word
<sa> 在 2025-03-13 上传 | 大小：8.38mb | 下载：0

[VHDL编程] alu8bit

说明：it implement alu for 8 bit addition,subtraction,and ,or, left shift without overflow support and simulate it in modelsim
<sa> 在 2025-03-13 上传 | 大小：400kb | 下载：0

[VHDL编程] FinitStateMashine

说明：implement finit state machine for finding "1010" pattern in a bit stream,there might be several after each other and also use one-hot state in modelsim
<sa> 在 2025-03-13 上传 | 大小：373kb | 下载：0

[VHDL编程] shuzimiaobiao

说明：秒表设计中的分块模块的设计，运用VHDL语言编写-Stopwatch design block module design, the use of VHDL language
<林泽宇> 在 2025-03-13 上传 | 大小：75kb | 下载：0

[VHDL编程] 16DIANTIKONGZHI

说明：16层电梯控制VHDL程序 内含各个模块的程序-16 floors of elevator control program includes modules in VHDL program
<李灿> 在 2025-03-13 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA-and-DSP-based-on-the-Bayer-format-image-pre-p

说明：在图像实时处理的过程中，下层图像预处理的数据量大，运算简单，但是要求运算速率高，可以用FPGA硬件来处理，上层所处理的数据量少，算法结构复杂，适于运算速度快，寻址灵活的DSP数字信号处理器进行处理。该系统充分发挥了FPGA和DSP各自的优势，能更好地提高图像处理的实时性，降低成本。 -Real-time processing in the image process, the lower the amount of data pre
<汪江> 在 2025-03-13 上传 | 大小：95kb | 下载：0

[VHDL编程] VLSI

说明：CRC并行16位计算，十分强大，十分好用-CRC parallel 16-bit computing, is very powerful, very easy to use
<zh> 在 2025-03-13 上传 | 大小：1.45mb | 下载：0

[VHDL编程] VerilogHDL

说明：Verilog HDL的基本语法 Verilog HDL的基本语法-Verilog HDL
<林海> 在 2025-03-13 上传 | 大小：363kb | 下载：0