[VHDL编程] firewire

说明：test former partlelr list
<Thiago> 在 2025-03-13 上传 | 大小：4kb | 下载：0

[VHDL编程] FTCTRL

说明：这个是数字频率计，是eda课程当中的一个实验题目-This is the digital frequency meter, which is an experimental eda subject of course
<phantom> 在 2025-03-13 上传 | 大小：825kb | 下载：0

[VHDL编程] Altera_DDR_controller_core

说明：Altera DDR SDRAM控制器完整Verilog代码包，包括Verilog源代码，Doc说明文档，仿真DDR芯片模型，仿真testbench等-Altera DDR SDRAM Controller. Verilog source codes, descr iption documents, DDR verilog model and simulation testbench are all included.
<沈志> 在 2025-03-13 上传 | 大小：735kb | 下载：0

[VHDL编程] SDHdet

说明：从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。-SDH byte stream from the extracted E2 bytes, and the serial output in accordance with rates of E2 64K stream and clock, which clock 64K basic uniform requirements.
<魏可> 在 2025-03-13 上传 | 大小：1kb | 下载：0

[VHDL编程] HCRB

说明：设计要求：设计一个自动售货机控制系统。该系统能完成对货物信息的存储、进程控制、硬币处理、余额计算、显示灯功能。可以管理4种货物，每种货物的数量和单价在初始化时输入，在存储器中存储。用户可以用硬币进行购物，按键进行货物选择；售货时能根据用户输入的货币，判断钱币是否足够，钱币足够则根据顾客要求自动售货，钱币不足则给出提示并推出；能够自动计算出应找钱币余额、库存数量并显示。-Design requirements: design of a v
<DAVE> 在 2025-03-13 上传 | 大小：1kb | 下载：0

[VHDL编程] max2

说明：maxii里面有MAXII 所有CPLD的引脚封装，功能描述，以及其他的一些功能介绍，是学习CPLD的很不错的资料-MAXII
<刘洋> 在 2025-03-13 上传 | 大小：605kb | 下载：0

[VHDL编程] hello1

说明：循环显示hello的vhdl程序，很实用哦，我们都试过-Hello, vhdl program cycle shows, it is practical Oh, we have tried
<yuan> 在 2025-03-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Pertama

说明：Simple decoder Design synthesized and loaded to board
<verletzen> 在 2025-03-13 上传 | 大小：242kb | 下载：0

[VHDL编程] cb

说明：实现串并转换，非常好用的，已经经过仿真验证的，可以通过。-String and convert to achieve, very easy to use, has been verified by simulation, you can.
<yangxiao> 在 2025-03-13 上传 | 大小：63kb | 下载：0

[VHDL编程] zhengxuanbo

说明：产生正弦波的vhdl代码，输出显示波形标准，没有明显的波形失真。-Vhdl code for sine wave generation, the output waveform standards, no significant waveform distortion.
<yangxiao> 在 2025-03-13 上传 | 大小：542kb | 下载：0

[VHDL编程] a_vhd_16550_uart_latest.tar

说明：it ia uart with all the features in it.
<alpa c trivedi> 在 2025-03-13 上传 | 大小：128kb | 下载：0

[VHDL编程] vote

说明：当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。分析七人表决器全加结果CBA（从高位到低位）中的八种情况：000-111，输出为“1”的量为100-111, 根据这种真值表用卡诺图化简可得出最简逻辑表达示为OUT=C，即全加结果最高位决定了结果。-failed to translate
<落晨> 在 2025-03-13 上传 | 大小：640kb | 下载：0