[VHDL编程] 9.3_Pulse_Counter

说明：基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 　　9.3.1 脉冲计数器的工作原理 　　9.3.2 计数模块的设计与实现 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循环语句的使用方法 　　9.3.5 系统函数$random的使用方法 　　9.3.6 脉冲计数器的Verilog-HDL描述 　　9.3.7 特定脉冲序列的发生 　　9
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[VHDL编程] 9.4_PULSE_FRE

说明：基于Verilog-HDL的硬件电路的实现 9.4 脉冲频率的测量与显示 　　9.4.1 脉冲频率的测量原理 　　9.4.2 频率计的工作原理 　　9.4.3 频率测量模块的设计与实现 　　9.4.4 while循环语句的使用方法 　　9.4.5 门控信号发生模块的设计与实现 　　9.4.6 频率计的Verilog-HDL描述 　　9.4.7 频率计的硬件实现 -based on V
<宁宁> 在 2025-01-09 上传 | 大小：2kb | 下载：0

[VHDL编程] 9.5_PULSE_WIDTH

说明：基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示 　　9.5.1 脉冲周期的测量原理 　　9.5.2 周期计的工作原理 　　9.5.3 周期测量模块的设计与实现 　　9.5.4 forever循环语句的使用方法 　　9.5.5 disable禁止语句的使用方法 　　9.5.6 时标信号发生模块的设计与实现 　　9.5.7 周期计的Verilog-HDL描述 　
<宁宁> 在 2025-01-09 上传 | 大小：5kb | 下载：0

[VHDL编程] 9.6_PULSE_Level

说明：基于Verilog-HDL的硬件电路的实现 9.6 脉冲高电平和低电平持续时间的测量与显示 　　9.6.1 脉冲高电平和低电平持续时间测量的工作原理 　　9.6.2 高低电平持续时间测量模块的设计与实现 　　9.6.3 改进型高低电平持续时间测量模块的设计与实现 　　9.6.4 begin声明语句的使用方法 　　9.6.5 initial语句和always语句的使用方法 　　9.6.6 时标信号
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[VHDL编程] 9.8_DISP256_GUO

说明：基于Verilog-HDL的硬件电路的实现 9.8 基于256点阵的汉字显示 　　9.8.1 单个静止汉字显示的设计原理及其仿真实现 　　9.8.2 单个静止汉字显示的硬件实现 　　9.8.3 多个静止汉字显示的设计原理及其硬件实现 　　9.8.4 单个运动汉字显示的设计原理及其硬件实现 　　9.8.5 多个运动汉字显示的设计原理及其硬件实现 -based on Verilog-HDL hard
<宁宁> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDLexample49

说明：VHDL的49个例子，例子丰富，有计数器、状态机、寄存器、汉明纠错码编码器、游戏程序-VHDL 49 examples, examples of rich, counters, state machines, register, Hamming ECC encoder, Games, etc.
<刘一> 在 2025-01-09 上传 | 大小：43kb | 下载：0

[VHDL编程] I2C_altera

说明：I2C的说明!基于FPGA的I2C总线控制核设计,大家帮忙-I2C Note! FPGA-based nuclear I2C bus control design, we look at the help
<卢俊超> 在 2025-01-09 上传 | 大小：43kb | 下载：0

[VHDL编程] 070330

说明：VHDL三分频程序 VHDL三分频程序-VHDL third frequency procedures VHDL third frequency procedures VHDL third frequency procedures
<沈旭东> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] baseonVerilog

说明：基本运算逻辑和它们的Verilog HDL模型-basic arithmetic logic and their Verilog HDL model
<苏航> 在 2025-01-09 上传 | 大小：69kb | 下载：0

[VHDL编程] usb_jtag-20070128-1751

说明：网上流传的usb_blaster原理图里的CPLD源码,主要是实现usb时序转换成JATG时序输出！-spreading online usb_blaster tenets of the CPLD Ituri source, usb key is timing converted into JATG sequential output!
<冯海> 在 2025-01-09 上传 | 大小：51kb | 下载：0

[VHDL编程] FPGAdigitaltimer

说明：本设计要实现一个具有预置数的数字钟的设计,具体要求如下: 1. 正确显示年、月、日 2. 正确显示时、分、秒 3. 具有校时,整点报时和秒表功能 4. 进行系统模拟仿真和下载编程实验,验证系统的正确性 -designed to achieve this with a number of preset clock design, and specific requirements are as follows
<wangpeng> 在 2025-01-09 上传 | 大小：491kb | 下载：0

[VHDL编程] edaTimer

说明：数字钟的主要功能有年月日时分秒的显示输出功能和对日期及时间进行设置的功能，还可以有整点报时等功能。设计数字钟的核心问题是时钟日期的自动转换功能。即自动识别不同月份的天数的控制。据此可以设计一个如图所示结构的数字钟，该数字钟包括校时模块、月份天数处理模块、时分秒计时模块、年月日模块和输出选择模块。在本实验中，只进行了简单的数字时分秒设计，其他部分还有待下一步改进。-digital clock is the main function Mi
<wangpeng> 在 2025-01-09 上传 | 大小：40kb | 下载：0