[VHDL编程] muart_latest.tar

说明：vhdl minimal uart core
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[VHDL编程] fifouart_latest.tar

说明：vhdl fifo uart core datasheet
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[VHDL编程] yanu_latest.tar

说明：YANU yet another vhdl uart core
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[VHDL编程] adder16_2

说明：16位2级流水线加法器的Verilog设计-16 2 pipeline adder Verilog Design
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[VHDL编程] ade

说明：用VERILOG HDL 语言实现一个8位串行乘法器-VERILOG HDL language with an 8-bit serial multiplier
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[VHDL编程] mult_addtree

说明：用VERILOG HDL 语言实现一个4位的流水线乘法器-VERILOG HDL language with a 4-bit pipelined multiplier
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[VHDL编程] cmultip

说明：用VERILOG HDL 实现节省乘法器的16位复数乘法器-With VERILOG HDL achieve savings of 16-bit complex multiplier multiplier
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[VHDL编程] TheVerilogHDLThirdeEdition

说明：第三版的Verilog HDL 硬件描述语言-The Verilog HDL Thirde Edition
<cslbetter> 在 2025-02-26 上传 | 大小：260kb | 下载：0

[VHDL编程] divider

说明：用VERILOG实现一个被除数为8位、除数为4位的高效除法器-With VERILOG implement a dividend for the 8-bit, 4-bit effective divisor divider
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[VHDL编程] dds

说明：用Verilog语言实现基于dds技术的余弦信号发生器，其输出位宽为16比特-Dds with the Verilog language technology based on the cosine signal generator, the output bit width is 16 bits
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[VHDL编程] verilogreferenceguide

说明：Verilog的基础知识,都是一些常用而且基本的操作知识-Verilog HDL fundermental skills
<cslbetter> 在 2025-02-26 上传 | 大小：199kb | 下载：0

[VHDL编程] fec_enc

说明：实现RS（255，239）的编码器，语言为Verilog。-Implementation RS (255,239) encoder, language is Verilog.
<无名> 在 2025-02-26 上传 | 大小：1kb | 下载：0