[VHDL编程] Verilog1C21B21A4_1237797332

说明：Verilog HDL Introduction 1.1 Verilog HDL Introduction 1.2 The basic concept of using the Verilog 1.3 Verilog HDL design concept of modular and hierarchical 1.4 Gate-level design module 1.5 data processing modul
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[VHDL编程] VHDLtraining

说明：The basic concepts of VHDL language 1.1 Data types and data objects declared 1.2 VHDL descr iption of the syntax 1.3 Class design 1.4 functions, procedures and packages 1.5 Issues and discussion 1.6 Reference
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[VHDL编程] XC4VLX60MB_Lab3_RS232_ISE91

说明：FPGA design, In addition to logic design, the future also can be SOC (System On Chip) approach to achieve a future A complete design system, so XC4VLX60 the board design includes RS232 and LCD surrounding the design, t
<vkiy> 在 2025-02-24 上传 | 大小：487kb | 下载：0

[VHDL编程] XC4VLX60MB_Lab5_PROM_ISE91

说明：XCVLXMB the board Xilinx SRAM_BASED FPGA design is the main element Pieces, SRAM_BASED the FPGA, the design began to verify the results, may experience many changes, this time as long as the JTAG s DOWNLOAD CABLE wit
<vkiy> 在 2025-02-24 上传 | 大小：776kb | 下载：0

[VHDL编程] send

说明：串口发送子程序verilog 串口发送子程序verilog -uart send verilog
<liyong> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] vcsVHDL

说明：用VCS进行VHDL开发的一些文档,很有用的哦-some document for exploere VHDL project with VCS
<rex> 在 2025-02-24 上传 | 大小：552kb | 下载：0

[VHDL编程] chengfaqi

说明：VHDL24*24位无符号乘法器，采用的是18*18结构-VHDL24*24-bit unsigned multiplier, used in the structure of 18* 18
<陈晨> 在 2025-02-24 上传 | 大小：219kb | 下载：0

[VHDL编程] rgy

说明：交通灯信号控制器用于主干道与支道公路的交叉路口，要求是优先保证主干道的畅通。因此，平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿行主干道时，才将交通灯切向“主干道红灯，支道绿灯”，一旦支道无车辆通过路口，交通灯又回到“主干道绿灯，支道红灯”的状态。-Traffic signal controller to the main road intersection with Bypass Road, requested a pri
<徐子孑> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] dds_using_FPGA

说明：用FPGA实现的DDS，简单实用，通过调试-Implemented with FPGA DDS, simple and practical, by commissioning
<hwp> 在 2025-02-24 上传 | 大小：438kb | 下载：0

[VHDL编程] meanFilter

说明：This is a variable length window averaging filter that uses an MCP3002 ADC with SPI interface to sample an analog input, and has a PWM that can be run through a low-pass filter to produce an analog output. The design was
<Kelton> 在 2025-02-24 上传 | 大小：16kb | 下载：0

[VHDL编程] ping_pong_buffer

说明：用寄存器来实现乒乓缓存(Verilog HDL)-Ping-pong with the register to achieve cache (Verilog HDL)
<小强> 在 2025-02-24 上传 | 大小：36kb | 下载：0

[VHDL编程] CDC-Protocal(cn)

说明：汽车音响CD机通讯控制协议CDC协议中文版。-CDC PROTOCAL
<cwf> 在 2025-02-24 上传 | 大小：235kb | 下载：0