[VHDL编程] sdram-control

说明：基于FPGA的SDRAM读写控制程序，由VHDL语言编写-FPGA-based SDRAM read and write control program, by the VHDL language
<lijiaxi> 在 2025-02-25 上传 | 大小：9kb | 下载：0

[VHDL编程] N-jishu-fenpin

说明：N倍奇数分频器源码,可根据需要修改N数字即可-N times odd divider source
<周亮> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] THE-FIR-Base-on-FPGA

说明：基于fpga的FIR滤波器实现，程序为11阶滤波器实现的源代码-Fpga-based FIR filter implementation, the source code
<周亮> 在 2025-02-25 上传 | 大小：3kb | 下载：0

[VHDL编程] assignment-1-(2)

说明：verilog coding of basic concept
<Nisha> 在 2025-02-25 上传 | 大小：118kb | 下载：0

[VHDL编程] fpga

说明：fpga implementation of basic program
<Nisha> 在 2025-02-25 上传 | 大小：304kb | 下载：0

[VHDL编程] batch-26

说明：VHDL CODING FOR BASIC DIGITAL CIRCUITS
<Nisha> 在 2025-02-25 上传 | 大小：2.56mb | 下载：0

[VHDL编程] RISC-Verification

说明：reduced instruction set of computer in verilog
<Nisha> 在 2025-02-25 上传 | 大小：643kb | 下载：0

[VHDL编程] vga

说明：用VHDL写的vga串口实验，已经调试通过。-Vga serial experiments have been written using VHDL debugging through.
<> 在 2025-02-25 上传 | 大小：1.42mb | 下载：0

[VHDL编程] 33-square-root

说明：使用VHDL语言实现33位平方根进位选择加法器，能满足在500M时钟下正确工作，使用DB测试，并通过前仿。-Using VHDL language 33 square root carry select adder, to meet in the 500M clock work correctly, use the DB test, and through imitation.
<王力 > 在 2025-02-25 上传 | 大小：13kb | 下载：1

[VHDL编程] uart_lcd

说明：串口控制LCD1602显示的源码 开发软件：Quartus II 9.0 (32-Bit) 硬件：EP1C12-Serial control the the LCD1602 display of source development software: Quartus II 9.0 (32-Bit) Hardware: EP1C12
<> 在 2025-02-25 上传 | 大小：896kb | 下载：0

[VHDL编程] uart

说明：Verilog 编写全双工UART input clk, // 这个模块的主时钟 input rst, // 同步复位信号 input rx, // 串口接收端口 output tx, // 串口发射端口 input transmit, // 发送信号 input [7:0] tx_byte, // 发送的字节 output received, // 表
<> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] ps2_keyboard

说明：VErilog编写的PS2键盘读写源码 模块端口的列表： clk, reset, ps2_clk, ps2_data, rx_extended, rx_released, rx_shift_key_on, rx_scan_code, rx_ascii, rx_data_ready, // rx_read_o rx_read, // rx_read_ack_i
<> 在 2025-02-25 上传 | 大小：7kb | 下载：0