[VHDL编程] uart_read_send

说明：uart自收发的vhdl实现,包括quartus工程文件及modelsim仿真工程文件(调试通过)-uart vhdl from the transceiver to achieve, including the quartus project file and modelsim simulation project file (debugged)
<binbin> 在 2025-04-24 上传 | 大小：408kb | 下载：0

[VHDL编程] LCD_DISPLAY

说明：lcd显示的VHDL实验,包括quartus工程文件及modelsim仿真文件-lcd display VHDL experiments, including the quartus project file and modelsim simulation file
<binbin> 在 2025-04-24 上传 | 大小：414kb | 下载：0

[VHDL编程] SRAM_Write_read

说明：SRAM读写的VHDL实验,通过对写入的数据与读出的数据进行比较,判断读写SRAM是否成功-SRAM read and write VHDL experiments on written data and read data to compare, to judge the success of SRAM read and write
<binbin> 在 2025-04-24 上传 | 大小：459kb | 下载：0

[VHDL编程] led8_595

说明：使用74595进行8段数码管控制，实现数据显示-Use 74595 for 8 digital control to achieve data
<zhangxinye> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] KeyDisplayUnit

说明：vhdl实现按键功能，包括消除按键抖动、长时间按键、按键识别等功能。-vhdl achieve key functions, including the elimination of key jitter, long key, key identification features.
<覃灵> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] add

说明：常用加法器代码，分三种计算方法，可供参考-Common adder code, sub-three calculation methods are available for reference
<zxl> 在 2025-04-24 上传 | 大小：2kb | 下载：0

[VHDL编程] jishuqi

说明：计数器，十进制计数器，完成计数的功能，满10进1-Counter, the decimal counter, the completion of counting functions, into a full 10
<逸远> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] altpllpll

说明：用VHDL语言编写的锁相环源代码，可用于配置FPGA，在FPGA中实现ＰＬＬ功能。-VHDL language with PLL source code, can be used to configure the FPGA, PLL function is implemented in the FPGA.
<王羽翾> 在 2025-04-24 上传 | 大小：3kb | 下载：0

[VHDL编程] sdram

说明：用verilog语言编程实现的SDRAM模块，可用于配置在FPGA中-Verilog language programming with the SDRAM module, can be used to configure the FPGA,
<王羽翾> 在 2025-04-24 上传 | 大小：4kb | 下载：0

[VHDL编程] DATA

说明：８位输出端口模块，可用于配置在FPGA中，verilog语言编程实现-8-bit output port modules can be used to configure the FPGA in, verilog language programming
<王羽翾> 在 2025-04-24 上传 | 大小：1kb | 下载：0

[VHDL编程] ALU

说明：算术逻辑部件的verilog代码，它能够实现半加器、全加器、比较、按位与、按位或、按位异或、加一、减一的操作-Arithmetic logic unit of the verilog code, it can achieve half adder, full adder, compare, bitwise and, bitwise or, bitwise xor, plus one, minus one operation
<*飞> 在 2025-04-24 上传 | 大小：166kb | 下载：0

[VHDL编程] FPGACPLD_MSKmod_demod

说明：FPGACPLD的MSK调制解调的工程应用,要下的赶快-FPGACPLD the MSK modulation and demodulation of engineering applications, it is necessary to quickly Ha ha ha
<yang> 在 2025-04-24 上传 | 大小：344kb | 下载：0