[VHDL编程] yiweiDCTbianhuan

说明：一维DCT变换的Verilog HDL源程序，在ISE中已经通过编译，可以参考里面的文档。-One-dimensional DCT transform Verilog HDL source code, in the ISE has been through the compilation, you can refer to inside the document.
<匡匡> 在 2025-02-07 上传 | 大小：412kb | 下载：0

[VHDL编程] RS232send

说明：用Word文档描述了RS-232模块的发送。-With the Word document describes the RS-232 module to send.
<匡匡> 在 2025-02-07 上传 | 大小：9kb | 下载：0

[VHDL编程] DDS

说明：分析了 中流水线结构及输入数据在其中移动的特点 提出了一种 流水线结构 给出了实现的方法并作了仿真 分析了对 电路性能的改进方案-DDS
<huangjin> 在 2025-02-07 上传 | 大小：104kb | 下载：0

[VHDL编程] AccelrateDesignPerformance

说明：FPGAs related material to accelerate design modules
<cesariokhurmi> 在 2025-02-07 上传 | 大小：124kb | 下载：0

[VHDL编程] WriteEfficientTestBenches

说明：TEST BENCHES FOR SIMULATION ARE VERY IMPORTANT FOR THE FINAL OUTCOME OF VERIFICATION DESIGN. WRITING EFFICIENT TEST BENCHES HELPS IN SIMULATING EFFICIENT DESIGNS
<TAAL> 在 2025-02-07 上传 | 大小：193kb | 下载：0

[VHDL编程] FIFO

说明：先入先出FIFO，用QUARTUS进行仿真-FIFO FIFO, the simulation with QUARTUS
<> 在 2025-02-07 上传 | 大小：355kb | 下载：0

[VHDL编程] seri-para

说明：串行数据经过串并转换成4位并行数据输出，而后再经过并串转换成串行数据输出，输出与输入相同，只是有延时-After the serial data string and convert it into a 4-bit parallel data output, and then convert the string through and the serial data output, the output and input the s
<王宇> 在 2025-02-07 上传 | 大小：183kb | 下载：0

[VHDL编程] counter8

说明：VHDL 8bit counter 可以进行8bit 计算，有fast slow两种模式-VHDL 8bit counter can be 8bit value, there are two modes of fast slow
<wwwss> 在 2025-02-07 上传 | 大小：610kb | 下载：0

[VHDL编程] FSM2

说明：vhdl final state mashine 售货机-vhdl final state mashine vending machine
<wwwss> 在 2025-02-07 上传 | 大小：1.71mb | 下载：0

[VHDL编程] ecp233_1

说明：elliptic curve processor b-233, include test bench & test vector.
<tiger> 在 2025-02-07 上传 | 大小：89kb | 下载：0

[VHDL编程] bshift

说明：Barrel shifter VHDL code for Matlab
<Abhi> 在 2025-02-07 上传 | 大小：2kb | 下载：0

[VHDL编程] tests

说明：test circuit about VHDL 测试程序 可运行-test circuit about VHDL test program can be run
<wwwss> 在 2025-02-07 上传 | 大小：770kb | 下载：0