[VHDL编程] Floating_Point

说明：简单的浮点的内核测试，已经验证通过，VLOGER编写-The core of a simple floating-point test has been adopted to verify, VLOGER prepared
<聂周> 在 2025-02-04 上传 | 大小：989kb | 下载：0

[VHDL编程] mem_test

说明：简单的存储器内核测试，已经验证通过，VLOGER编写-Simple memory core testing, has been adopted to verify, VLOGER prepared
<聂周> 在 2025-02-04 上传 | 大小：1.57mb | 下载：0

[VHDL编程] multiprocessor

说明：简单的乘法器的内核测试，已经验证通过，VLOGER编写-The core of a simple multiplier tests have verified through, VLOGER prepared
<聂周> 在 2025-02-04 上传 | 大小：2.44mb | 下载：0

[VHDL编程] seg7led

说明：简单的段码的内核测试，已经验证通过，VLOGER编写-A simple paragraph of the core test code has been adopted to verify, VLOGER prepared
<聂周> 在 2025-02-04 上传 | 大小：99kb | 下载：0

[VHDL编程] SouceCode_0f_DDR_SDRAM_Controller_by_VHDL

说明：VHDL语言编写的DDR RAM控制器的源码。-VHDL language source controller DDR RAM.
<SYQ> 在 2025-02-04 上传 | 大小：667kb | 下载：0

[VHDL编程] mult_8b_for

说明：本实验使用Verilog语言 通过FOR循环完成8bit乘法器功能，通过ISE仿真测试，可实现综合-Verilog language used in this experiment through the FOR cycle completed 8bit multiplier function, through the ISE simulation tests can be integrated
<jennycomeon> 在 2025-02-04 上传 | 大小：201kb | 下载：0

[VHDL编程] fifo_test

说明：FIFO读写verilog程序，经本人验证，能够顺利运行。实现FPGA对fifo的控制。-the example of writing and reading the fifo ram of the fpag,i have already tested it.
<saul> 在 2025-02-04 上传 | 大小：2kb | 下载：0

[VHDL编程] fir

说明：利用Verilog语言编写的FPGA作为数字fir滤波器的程序，在编译器中调试通过，可以作为模块调用。-the model of fir digital cr which is written of verilog language.
<saul> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] parallel-fifo

说明：利用Verilog语言编写的并行数据传输程序，在编译环境中编译通过。- the model of parallel data transmit which is written of verilog.
<saul> 在 2025-02-04 上传 | 大小：5kb | 下载：0

[VHDL编程] 1204pointsFFT

说明：1024点FFT VHDL实现,含有说明部分，自己好好理解，可自行修改-1024 point FFT VHDL realization that contain part of a good understanding of their own, they are free to modify
<kevin> 在 2025-02-04 上传 | 大小：27kb | 下载：0

[VHDL编程] can_parts

说明：This the CAN bus controller for implementation inside any FPGA-This is the CAN bus controller for implementation inside any FPGA
<Sergey> 在 2025-02-04 上传 | 大小：38kb | 下载：0

[VHDL编程] Altera

说明：in file sare karie ,khodeto aziat nakon-in file sare karie ,khodeto aziat nakon......
<habile> 在 2025-02-04 上传 | 大小：4kb | 下载：0