[VHDL编程] shift

说明：E1接收部分主要功能是实现从输入的差分线路数据中恢复出2.048M线路时钟并将数据解码输出。包括解码和线路时钟恢复两模块。-E1 to receive some of the major functions of the difference from the input data lines to recover a clock and data lines 2.048M decoder output. Including decod
<liusen> 在 2025-02-02 上传 | 大小：87kb | 下载：0

[VHDL编程] vhdl

说明：full adder is implemented using VHDL
<nik> 在 2025-02-02 上传 | 大小：138kb | 下载：0

[VHDL编程] mux

说明：Mulriplexer is implemented using VHDL.
<nik> 在 2025-02-02 上传 | 大小：24kb | 下载：0

[VHDL编程] jkff

说明：JK flip-flop is implemented using VHDL
<nik> 在 2025-02-02 上传 | 大小：39kb | 下载：0

[VHDL编程] srff

说明：SR flip flop is implemented using VHDL
<nik> 在 2025-02-02 上传 | 大小：87kb | 下载：0

[VHDL编程] shujujiegou

说明：数自逻辑实验报告有关于83译码器的编写，用VHDL编写程序-Since the logic of the report of the number of experiments on the preparation of 83 decoder using VHDL programming
<liguifang> 在 2025-02-02 上传 | 大小：100kb | 下载：0

[VHDL编程] P1-2

说明：用verilog实现的三位整数计算器，包括加减乘除法-implementation of calculator in VERILOG
<蓝玫> 在 2025-02-02 上传 | 大小：6kb | 下载：0

[VHDL编程] Sequence-detector-design

说明：序列检测器设计的思路大多都是用FSM来实现的,此思路是通过移位寄存器来实现序列检测-Sequence detector design ideas are often used to achieve the FSM, the idea is to achieve through the shift register sequence detection
<lsp> 在 2025-02-02 上传 | 大小：30kb | 下载：0

[VHDL编程] 4multiplier

说明：4位乘法器vhdl程序-- DEscr iptION : Signed mulitplier:-- A (A) input width : 4-- B (B) input width : 4-- Q (data_out) output width : 7-4 multiplier vhdl procedure
<lsp> 在 2025-02-02 上传 | 大小：3kb | 下载：0

[VHDL编程] EDA

说明：EDA实验讲义GK 包含GW48 EDA系统使用说明以及许多实例。比如有时钟使能的两位十进制计数器原理图输入设计、用状态机对ADC0809的采样控制电路实现、硬件电子琴电路设计-EDA experimental GK notes GW48 EDA system contains, as well as many examples of use. For example, there are two clock-enabled input
<lsp> 在 2025-02-02 上传 | 大小：728kb | 下载：0

[VHDL编程] adder8b

说明：用VHDL设计一个八位并行加法器，该八位并行加法器是有两个四位二进制并行加法器通过级联而成，先设计两个四位二进制并行加法器分别表示八位数中的低四位和高四位以及其加法（含进位），再将两个四位并行加法器级联成一个八位并行加法器。这种方法原理简单，资源利用率和进位速度方面都比较好。-VHDL language
<赵祥> 在 2025-02-02 上传 | 大小：185kb | 下载：0

[VHDL编程] multiplier

说明：该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。 其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。-The multiplier is 8-bit adder consisting of time-series design to the 8-bit multiplier. The multiplication princ
<lsp> 在 2025-02-02 上传 | 大小：101kb | 下载：0