[VHDL编程] TRL_Design_of_a_asynchronous_bit_serial_data_trans

说明：RTL 异步数据传送模块 用verilog HDL 语言描述 输入为八比特数据，执行操作后异步每比特输出。-• To create Verilog-HDL module written in the RTL style appropriate for both simulation and synthesis, for an Asynchronous Serial Data Transmitter. •
<吴德昊> 在 2025-03-03 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL

说明：上海交通大学VHDL课程的所有作业代码，欢迎有需要的XDXM光顾-homework of VHDL course at SJTU
<caozizhong> 在 2025-03-03 上传 | 大小：6kb | 下载：0

[VHDL编程] shujiplj

说明：动态跳转，换挡的数字频率计设计，课自动选择四个量程！-Jump dynamic, shifting the design of digital frequency meter, four range classes automatically!
<陈媛> 在 2025-03-03 上传 | 大小：99kb | 下载：0

[VHDL编程] vhdl

说明：vhdl学习必看书籍。绝对经典的好书 -learning vhdl book a must-see. Absolute classic books
<小哲> 在 2025-03-03 上传 | 大小：17.05mb | 下载：0

[VHDL编程] shifter

说明：移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移
<623902748> 在 2025-03-03 上传 | 大小：126kb | 下载：0

[VHDL编程] EXERCISE_5_3_4_3

说明：CLK 为其时钟脉冲 M 控制工作模式 CO 为允许带进位移位输入 S 控制移位模式0-3 D[7..0]是移位数据输入 QB[7..0]是移位数据输出 CN是移位数据输出进位-M for the clock pulse CLK mode control allow CO to enter into the S displacement control mode shift 0-3 D [7
<623902748> 在 2025-03-03 上传 | 大小：1.38mb | 下载：0

[VHDL编程] alu

说明：设计带进位算术逻辑运算单元，根据74LS181功能表，用Verilog HDL硬件描述语言编程实现ALU181的算术逻辑运算功能，编辑实验原理图，在算术逻辑单元原理图上，将其扩展为带进位的算术逻辑运算单元，对其进行编译，并设计波形对其进行仿真验证，最后下载验证-Design into the digital arithmetic logic operation unit, in accordance with menu 74LS181
<623902748> 在 2025-03-03 上传 | 大小：652kb | 下载：0

[VHDL编程] gumdisp

说明：gum vending machine implementation in vhdl, state machine implementation,
<hatela> 在 2025-03-03 上传 | 大小：1kb | 下载：0

[VHDL编程] rc5spartanboard

说明：rc5 encryption implementation using vhdl on spartan board-rc5 encryption implementation using vhdl on spartan board...
<hatela> 在 2025-03-03 上传 | 大小：3kb | 下载：0

[VHDL编程] rshift1

说明：right shifter using vhdl,
<hatela> 在 2025-03-03 上传 | 大小：1kb | 下载：0

[VHDL编程] CRC32

说明：VHDL CRC32 VHDL CRC32
<easyboy> 在 2025-03-03 上传 | 大小：1.63mb | 下载：0

[VHDL编程] seller

说明：假设饮料只有一种价格为2.5元，硬币有0.5元和1.0元两种，考虑找零，用Verilog描述其控制电路，并用FPGA实现-The assumption that only one type of beverage price of 2.5 yuan and 0.5 yuan coins have two kinds of 1.0 yuan to consider give change, using Verilog descr ipti
<何涛> 在 2025-03-03 上传 | 大小：1kb | 下载：1