[VHDL编程] efcount

说明：完整的等精度频率相位计，包含了项目文件、VHDL源代码、RTL电路图-Such as the complete phase of the frequency accuracy, including the project document, VHDL source code, RTL circuit
<xiexuan> 在 2025-01-31 上传 | 大小：358kb | 下载：0

[VHDL编程] count10

说明：基于Quartus II的十进制加法计数器的项目设计，包含了项目文件和VHDL源代码-Quartus II based on the decimal adder counter the project design, including project documents and VHDL source code
<xiexuan> 在 2025-01-31 上传 | 大小：1.34mb | 下载：0

[VHDL编程] fdiv

说明：基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码-NC-based prescaler Quartus II project design, implementation of the clock signal of arbitrary frequency band, including the project files and VHDL source code
<xiexuan> 在 2025-01-31 上传 | 大小：179kb | 下载：0

[VHDL编程] f_cout

说明：基于Quartus II的8位十六进制频率计的项目设计，包含了项目文件和VHDL源代码-Quartus II-based 8-bit hexadecimal frequency of project design, including project documents and VHDL source code
<xiexuan> 在 2025-01-31 上传 | 大小：422kb | 下载：0

[VHDL编程] divideUnit

说明：a verilog programmed divide unit
<ash> 在 2025-01-31 上传 | 大小：214kb | 下载：0

[VHDL编程] multilyUnit1

说明：a verilog programmed multiply unit algorithm
<ash> 在 2025-01-31 上传 | 大小：149kb | 下载：0

[VHDL编程] multiplyUnit2

说明：verilog multiply algorithm
<ash> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] PIC-Code

说明：the verilog code used to design a PIC uC
<ash> 在 2025-01-31 上传 | 大小：1.89mb | 下载：0

[VHDL编程] UpDownCounter

说明：an up down counter in verilog
<ash> 在 2025-01-31 上传 | 大小：406kb | 下载：0

[VHDL编程] AlteraCycloneIIEP2C8

说明：
<吴勇> 在 2025-01-31 上传 | 大小：3.49mb | 下载：0

[VHDL编程] chuan2

说明：用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合-Prepared using verilog HDL and string conversion module, in the ISE software simulation, and can also be integrated
<李晶> 在 2025-01-31 上传 | 大小：780kb | 下载：0

[VHDL编程] bingchuan2

说明：verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
<李晶> 在 2025-01-31 上传 | 大小：208kb | 下载：0