[VHDL编程] SignalTapII_

说明：
<renaifeng> 在 2025-02-02 上传 | 大小：660kb | 下载：0

[VHDL编程] sing

说明：VHDL实现唱歌的功能，非常好就对了~ -VHDL functionality to achieve a good singer, very good on the ~
<zhangyi> 在 2025-02-02 上传 | 大小：9kb | 下载：0

[VHDL编程] a1

说明：基于FPGA的B超数据采集功能，根据输入图像的束同步与帧同步信号，采用中断控制进入FIFO的图像数据的读写操作！-FPGA-based B-data collection capabilities, according to the input image beam synchronization and fr a me synchronization signal used to control access to FIFO inte
<齐磊> 在 2025-02-02 上传 | 大小：3kb | 下载：0

[VHDL编程] ram

说明：存储器模块生成，采用16位数据总线，5位读写地址总线，异步清零！-Memory modules generated, using 16-bit data bus, 5 to read and write address bus, asynchronous Clear!
<齐磊> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] nios_II_lab

说明：采用nios2的嵌入式数字钟的设计与实现，首先使用quartus2中的sopc builder设计CPU内核，然后在nios2中庸C语言来实现数字钟的功能-The use of embedded digital clock nios2 the design and realization of the first to use quartus2 in sopc builder design CPU core, and then nios
<齐磊> 在 2025-02-02 上传 | 大小：65kb | 下载：0

[VHDL编程] AltrFir32

说明：借助于altera公司的IP核，在FPGA中使用dspbuilder实现32位低通FIR滤波器功能，-Altera With the company
<齐磊> 在 2025-02-02 上传 | 大小：9kb | 下载：0

[VHDL编程] MxIterative

说明：该问题是线性移位寄存器的综合问题提出的，给定一个N长的 二元序列，如何求出产生这一序列的级数最小的线性移位寄存 器，即最短的线性移位寄存器 -The problem is that the linear shift register integrated question, given a N-long binary sequences, how to derive the sequence of series have t
<倪晨> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL

说明：各种有限状态机的设计。 VHDL源代码。 -All kinds of finite state machine design. VHDL source code.
<邢开开> 在 2025-02-02 上传 | 大小：12.6mb | 下载：0

[VHDL编程] key_matrix44

说明：FPGA EP1C6Q240C8 4*4键盘模块 4*4矩阵键盘，采用扫描方式检测按键-FPGA EP1C6Q240C8 4* 4 keyboard module 4* 4 matrix keyboard, using scanning detection button
<lan> 在 2025-02-02 上传 | 大小：272kb | 下载：0

[VHDL编程] test_cnt

说明：仅为VHDL语言的测试程序，工初学者使用，比叫简单了。-VHDL language is only testing procedures, the beginners to use than a simple call.
<韩风> 在 2025-02-02 上传 | 大小：3kb | 下载：0

[VHDL编程] DDR_SDRAM

说明：利用fpga读写ddr的源代码 实测可以使用-Ddr use FPGA to read and write the source code can use the measured
<朱宝军> 在 2025-02-02 上传 | 大小：463kb | 下载：0

[VHDL编程] clock

说明：本实验实现一个能显示小时，分钟，秒的数字时钟（贝一特电子）Verilog源码-The experimental realization of a can show hours, minutes, seconds, digital clock (a special e-bay) Verilog source
<黄建> 在 2025-02-02 上传 | 大小：1kb | 下载：0