[VHDL编程] Digital_Clock_VHDL

说明：使用VHDL开发的简易数字时钟软件，可以作为初学者熟悉定时器应用的实例程序。-Use VHDL to develop a simple digital clock software can be used as timers for beginners familiar with examples of the application process.
<luoshsh> 在 2025-02-02 上传 | 大小：1.31mb | 下载：0

[VHDL编程] LPT

说明：实现开漏输出的并口，支持3.3V或5V，支持FPGA 的PS 配置功能。8位配置数据 自动移位输出，输入时钟24MHz，产生1MHz配置时钟。8位CPU数据总线接口， 11位地址总线。支持IO 的置位清除功能。-The realization of open-drain output of the parallel port, support 3.3V or 5V, support for FPGA configuration
<tianrongcai> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] spi_1

说明：主要是描述SPI接口的源代码，希望能给大家带来帮助。-SPI interface is described in the source code, I hope we can help.
<mary> 在 2025-02-02 上传 | 大小：3kb | 下载：0

[VHDL编程] ddr_verilog_xilinx

说明：DDR_verilog_xilinx 原语-Primitive DDR_verilog_xilinx
<forest> 在 2025-02-02 上传 | 大小：23kb | 下载：0

[VHDL编程] xianshi

说明：spartan-3e lcd 字符滚动显示-spartan-3e lcd display characters rolling
<柯富茗> 在 2025-02-02 上传 | 大小：425kb | 下载：0

[VHDL编程] fen5

说明： verilog语言 实现5分频程序-Verilog language frequency procedure 5
<柯富茗> 在 2025-02-02 上传 | 大小：2.59mb | 下载：0

[VHDL编程] led

说明：一个简单的在fpga上实现循环跑马灯的程序-A simple cycle in the FPGA to achieve the procedure Marquee
<柯富茗> 在 2025-02-02 上传 | 大小：306kb | 下载：0

[VHDL编程] uart_verilog

说明：用verilog编写的标准异步串行通行程序，供大家参考！-Prepared using Verilog standard asynchronous serial passage procedures for your reference!
<谢谢> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] Verilog

说明：这是verilog的练习题，希望帮助学习erilog的同学已经学者-This is a Verilog the exercises, in order to help students learn erilog have scholars
<linsicheng> 在 2025-02-02 上传 | 大小：77kb | 下载：0

[VHDL编程] phase_lock_vhdl

说明：在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.-To achieve phase-locked loop in the VHDL source code and documentation. Normally used when the frequency or frequency-doubling phase locked.
<刘科> 在 2025-02-02 上传 | 大小：164kb | 下载：0

[VHDL编程] DEMO5_VGA_img

说明：VGA 显示 彩条显示 VHDL FPGA-VGA color display shows VHDL FPGA
<金可有> 在 2025-02-02 上传 | 大小：54kb | 下载：0

[VHDL编程] VHDL

说明：采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出，输出时钟由外部数据读取电路给出。 6.具备
<pengfu> 在 2025-02-02 上传 | 大小：5.51mb | 下载：0