[VHDL编程] MODELSIM

说明：2008自由电子FPGA开发板介绍MODELSIM经典教程-2008 free-electron FPGA development board, introduced the classic ModelSim Tutorial
<kerluo> 在 2025-01-21 上传 | 大小：776kb | 下载：0

[VHDL编程] digital_clk

说明：该工程的主要功能是由VHDL语言实现多功能数字电子时钟-The project s main function is to achieve by the VHDL language multifunction digital electronic clock
<问路人> 在 2025-01-21 上传 | 大小：486kb | 下载：0

[VHDL编程] song

说明：音乐，梁祝，其中应用VHDL编写的全过程梁祝。-Music, Butterfly Lovers, in which the application of VHDL to prepare the whole process of Butterfly Lovers.
<1> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog_VGA

说明： 一个是用Verilog的程序 还可以用 -One is to use Verilog procedures also can be used
<yang> 在 2025-01-21 上传 | 大小：204kb | 下载：0

[VHDL编程] VHDL

说明：1 8位加法器的设计 2 分频电路 3 数字秒表的设计-1 8 adder design of 2-circuit design of 3 digital stopwatch
<dai> 在 2025-01-21 上传 | 大小：556kb | 下载：0

[VHDL编程] i2cverilog

说明：采用verilogHDL编写的I2C接口及SPI接口模块，经过测试 相当不错 COPY过去可直接使用-VerilogHDL prepared using I2C interface and SPI interface module, tested pretty good the past can be directly used COPY
<zyq> 在 2025-01-21 上传 | 大小：191kb | 下载：0

[VHDL编程] VerilogDHL_clock

说明：新来匝道穿上别人写的基于vhd的数字时钟很好大家看看啊，很规范的哦。-New ramp to wear someone else wrote vhd on the digital clock very well take a look at the ah, oh, very norms.
<olive> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] adder4

说明：是用verilog写得加法器以及计数器里面有测试文件（testbench），对于初学者来说这个可以用来参考下-Is written in Verilog adder and counter inside a test file (testbench), for beginners this can be used to reference the next
<olive> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] 02_VHDL_program`structure

说明：这个是关于vhdl的程序语言结构的ppt,很哈的啊，好不容易从老师那讨来的-This is the procedure on the VHDL language structure ppt, Kazakhstan ah very hard to learn from their teachers to discuss it
<olive> 在 2025-01-21 上传 | 大小：486kb | 下载：0

[VHDL编程] 03_strcture_3

说明：VHDL的结构2，也是和前面传的那个来源于一个老师，可以说是老师的心得哦-VHDL structure of 2, and in front of Chuan is also derived from a teacher that can be said to be the teacher s experience oh
<olive> 在 2025-01-21 上传 | 大小：60kb | 下载：0

[VHDL编程] 04_VHDL_langvage_content

说明：VHDL的语言的要素呵呵翻译不好啊，也是和前面传的那个来源于一个老师，也可以说是老师的心得哦-VHDL language translation is not good huh elements, but also and in front of a mass that comes from teachers, teachers can also be said that the experience oh
<olive> 在 2025-01-21 上传 | 大小：120kb | 下载：0

[VHDL编程] shukongfenpinqi

说明：
<dufsih> 在 2025-01-21 上传 | 大小：1kb | 下载：0