[VHDL编程] 1

说明：序列信号的发生器 希望可以对大家有用处-Sequence signal generator for all of us hope that we can be useful
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[VHDL编程] 64_tlc

说明：交通控制灯的控制设计 实现的功能基本齐全-Traffic control light control design to achieve an almost fully functional
<姜慧> 在 上传 | 大小：2kb | 下载：0

[VHDL编程] 2DPSK

说明：用vhdl语言实现2DPSK数字传输-VHDL language used to achieve digital transmission 2DPSK
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[VHDL编程] VHDL

说明：VHDL很不错的教程 可以让你在一天之内理解VHDL语言 熟悉基本语法-VHDL is very good tutorial can let you in one day understand the VHDL language familiar with the basic grammar
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[VHDL编程] speednew

说明：ISA板卡，CPLD原理图，altera maxII CPLD芯片。实现运动控制，标准安川伺服器控制接口。-ISA board, CPLD schematic, altera maxII CPLD chip. The realization of motion control, the standard control interface YASKAWA server.
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[VHDL编程] 38yima

说明：本文为用vhdl语言编写的38译码器，为doc格式，请先复制到相应软件例如maxplus中再使用。-This article was prepared by using VHDL language decoder 38 for doc format, please copy to the appropriate software such as maxplus in the re-use.
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[VHDL编程] 2to10

说明：本文为用vhdl语言编写的2进制到10进制转换的程序，为doc格式，使用前复制于maxplus等相应软件中使用。-This article was prepared by using VHDL language 2 hex to 10 hex conversion procedures for the doc format, the use of pre-replication in maxplus, such as the use of corresponding software.
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[VHDL编程] husw

说明：用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真-Language Design with VHDL Viterbi decoder is the VHDL source code with ModelSim XE III 6.3c software simulation
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[VHDL编程] cla4

说明：verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位-verilog code4-bit carry look-ahead adderoutput [3:0] s// summationoutput cout// c
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[VHDL编程] crack-81

说明：最新QuartusII8.1的补丁，安装它的破解器，可以获得长期使用权-QuartusII8.1 the latest patch, install it to break, and access to long-term use rights
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[VHDL编程] cla16

说明：verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0 -verilog code16-bit carry look-ahead adderoutput [15:0] sum// sum of
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[VHDL编程] array_multiplier

说明：verilog code array_multiplier output [7:0] product input [3:0] wire_x input [3:0] wire_y -verilog codearray_multiplieroutput [7:0] product input [3:0] wire_x input [3:0] wire_y
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