[VHDL编程] package_control-master

说明：从github下载的，能够参考设计AXI4的协议接口(AXI4 Verilog template)
<danieltang> 在 2024-12-23 上传 | 大小：451kb | 下载：0

[VHDL编程] VERILOG

说明：基础的几个verilog代码实现，讲到case和task的使用。(basic verilog,use case and task ,very usual, i want some help to achieve the design of delta and sigma fractional_n divider.)
<sana00> 在 2024-12-23 上传 | 大小：86kb | 下载：1

[VHDL编程] Cortex-M1

说明：Verilog Cortex-M1 source code
<Dilogic> 在 2024-12-23 上传 | 大小：5.12mb | 下载：1

[VHDL编程] 24_Timer

说明：使用Verilog编写的24位定时器，具有apb 总线接口，可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
<libus> 在 2019-04-02 上传 | 大小：1kb | 下载：0

[VHDL编程] test

说明：用fpga实现抢答器功能，包含源程序，可以直接运行。(FPGA is used to implement the function of answering machine, including the source program, which can run directly.)
<wwcancld22d115wq> 在 2024-12-23 上传 | 大小：3.27mb | 下载：0

[VHDL编程] Verilog HDL

说明：2015年全国电子设计大赛F题，时间间隔测量模块，占空比测量模块，ISE编写的verilog程序。(2015 national electronic design competition F title, time interval measurement module, verilog program written by ISE.)
<鹤鹤鹤鹤> 在 2024-12-23 上传 | 大小：2kb | 下载：0

[VHDL编程] ad5764Verilog

说明：AD5764配置程序 ，使用verilog编写，希望能够帮助大家(AD5764 configuration program, written in verilog, I hope to help everyone)
<SUBZERO> 在 2024-12-23 上传 | 大小：6.68mb | 下载：0

[VHDL编程] Verilog数字VLSI设计教程（源码）

说明：Verilog 数字VLSI 设计教程 官方Lab(Verilog Digital VLSI Design Course Official Lab)
<brico> 在 2024-12-23 上传 | 大小：10.95mb | 下载：1

[VHDL编程] PID_Verilog

说明：PID算法用verilog语言实现，实测可用，由三个模块组成(The PID algorithm is implemented in Verilog language. The actual measurement is available. It consists of three modules.)
<wrnd> 在 2024-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] E7_3

说明：对基于符号LMS算法的自适应均衡器进行仿真。要求分别进行算法的性能仿真、生成FPGA测试用的输入信号、仿真权值在运算过程中的数据范围(The adaptive equalizer based on the symbol LMS algorithm is simulated. The performance simulation of the algorithm is required, the input signal for FPGA
<SEXYLADY> 在 2024-12-23 上传 | 大小：928kb | 下载：0

[VHDL编程] 滤波器实验报告

说明：设计一个 1MHz 的 FIR 低通滤波器。 要求： ① 时钟信号频率 16MHz; ② 输入信号位宽 8bits，符号速率 16MHz ③ 要求在 Matlab 软件中进行 FIR 滤波器浮点和定点仿真，并确定 FIR 滤波器抽头系数 ④ 写出测试仿真程序。(Design a 1MHz FIR low pass filter. Requirements: (1) clock signal frequency 16MH
<羊羊驼> 在 2024-12-23 上传 | 大小：334kb | 下载：1

[VHDL编程] 哈夫曼编码器设计实验报告

说明：要求对一段数据序列进行哈夫曼编码，使得平均码长最短，输出各元素编码和编码后的数据序列。 ①组成序列的元素是[0-9]这10个数字，每个数字其对应的4位二进制数表示。比如5对应0101，9对应1001。 ②输入数据序列的长度为256。 ③先输出每个元素的编码，然后输出数据序列对应的哈夫曼编码序列。(Design a 1MHz FIR low pass filter. Huffman coding is required for a
<羊羊驼> 在 2024-12-23 上传 | 大小：178kb | 下载：0