[VHDL编程] carry_select adder_16-bit verilog

说明：this is code for carry_select adder_16-bit. written in verilog.
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[VHDL编程] Router fifo for NOC

说明：Router 8-bit fifo design, written in Verilog
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[VHDL编程] Binarization verilog code

说明：Image processing binarisation verilog code
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[VHDL编程] basic verilog codes

说明：Basic Verilog code includes RING and Johnson counters, Up-down counters, RAM, ROM, SIPO, PISO, SISO, PIPO, Mealy and Moore FSM codes
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[VHDL编程] kogge stone adder VHDL code

说明：Generic kogge-stone adder and testbench IN VHDL
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[VHDL编程] SPANNING TREE ADDER 27-bit VHDL

说明：27-bit spanning tree adder written in VHDL coding
<spgp1306> 在 2018-01-12 上传 | 大小：189982 | 下载：0

[VHDL编程] SPANING_27BIT

说明：spanning tree adder writtern vHDL Code
<GIRISH> 在 2024-10-06 上传 | 大小：189440 | 下载：0

[VHDL编程] csa_codes

说明：carry_select_adder for 16-bit in verilog
<GIRISH> 在 2024-10-06 上传 | 大小：2048 | 下载：0

[VHDL编程] Asynchronous FIFO Architectures

说明：老外的经典异步FIFO结构讲解，一共三个部分。(Asynchronous FIFO Architectures Vijay A. Nebhrajani)
<啸傲.> 在 2024-10-06 上传 | 大小：200704 | 下载：0

[VHDL编程] LED

说明：利用verilog语言，在FPGA开发版上点亮LED灯(Using verilog language, LED lights on the FPGA development version)
<wz2016520157> 在 2024-10-06 上传 | 大小：182272 | 下载：0

[VHDL编程] PLL_test

说明：用FPGA实现锁相环分频，将基准时钟频率通过PLL核分频生成多种时钟生成。(Phase-locked loop with FPGA to achieve frequency division, the frequency of the reference clock through the PLL core frequency to generate a variety of clock generation.)
<棋墨黑白> 在 2024-10-06 上传 | 大小：235520 | 下载：0

[VHDL编程] 27_adda_test

说明：黑金FPGA的ADDA调试例程，与大家一起共同学习进步，主要讲的是8位ADDA的调试。(ADDA debugger routines with black gold FPGA, and learn together with everyone to learn progress, mainly about the debug of 8 ADDA.)
<棋墨黑白> 在 2024-10-06 上传 | 大小：4417536 | 下载：0