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[VHDL编程] 带FIFO的ov7670 FPGA应用程序,经测试可用
说明:这是用Verilog编写的OV7670摄像头驱动代码,带FIFO,经测试可用。(This is written in Verilog OV7670 camera driver code, with FIFO, tested available.)<jomair > 在 2024-11-12 上传 | 大小:1.61mb | 下载:0
[VHDL编程] parameter_uart_rx
说明:串口接收模块,可以通过parameter,参数化配置传输速率、传输位宽和校验。采用Verilog语音编程实现。使用者根据串口的要求配置好参数,并根据缓冲的大小配置FIFO就可以使用。对帧错误(停止位不为高),检验错误和读FIFO超时(FIFO满的情况下,有新的数据到)等现象进行了检查。(UART serial receiver module, through parameter, configuration parameters of<老工程师 > 在 2024-11-12 上传 | 大小:4kb | 下载:0
[VHDL编程] RegCPUData
说明:虽然FPGA实现并口输出是一个最简单的,但还是考虑用parameter的参数化方法来配置,这样在使用多个并口时,可以配置并口的宽度和并口的地址,应该更加方便。(Although FPGA parallel output is one of the most simple thing, but still consider using the parametric method to configure it, so that the u<老工程师 > 在 2024-11-12 上传 | 大小:1kb | 下载:0
[VHDL编程] 3_8_decoder_20170407
说明:一个简单的38译码器程序,内附真值表,在本实验例程程序中用于Cyclone 2。(A simple program for 38 decoder.)<何谓因你心醉 > 在 2024-11-12 上传 | 大小:348kb | 下载:0
[VHDL编程] user_first_fpga_20170620
说明:程序可实验开发板上LED循环点亮,且可通过按键控制流动速度,用到了PLL IP 和 计数器模块。(Program with LED flashing circuit uses PLL IP and counter. And extinction rate is controled by key.)<何谓因你心醉 > 在 2024-11-12 上传 | 大小:7.44mb | 下载:0
[VHDL编程] FPGA_test_20170620_1
说明:对50M的系统时钟进行分频处理,然后控制led的闪灭(Frequency divider controls led.)<何谓因你心醉 > 在 2024-11-12 上传 | 大小:7.14mb | 下载:0
[VHDL编程] Vga_Module
说明:使用FPGA控制VGA显示波形,显示汉字,水平垂直可调(FPGA controls the VGA display waveform)<雷克萨 > 在 2024-11-12 上传 | 大小:3kb | 下载:0