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[VHDL编程add

说明:verilog实现的完整的加法器,包括测试文件等(Verilog implements a complete adder, including test files)
<inchange > 在 2024-11-12 上传 | 大小:1.47mb | 下载:0

[VHDL编程fadder_1

说明:利用quartus9.0编写的半加器程序,自己亲手设计,能有效运行出结果(Quartus9.0 prepared by the semi adder program, personally designed to effectively run the results)
<wqjms > 在 2024-11-12 上传 | 大小:77kb | 下载:0

[VHDL编程hadder_1

说明:用quartus9.0编写的一位全加器,自己设计,能有效运行出结果(Written in quartus9.0 with a full adder, their own design, can effectively run the results)
<wqjms > 在 2024-11-12 上传 | 大小:74kb | 下载:0

[VHDL编程fadder_4

说明:利用quartus9.0中元器件模块设计的四位全加器,能运行出结果(Quartus9.0 binary device using the design of four bit full adder, can run the results)
<wqjms > 在 2024-11-12 上传 | 大小:99kb | 下载:0

[VHDL编程fadder_4v

说明:利用quartus9.0中verilog语言实现的四位全加器,亲测有效(Using quartus9.0 Verilog language to achieve the four bit full adder, pro test effective)
<wqjms > 在 2024-11-12 上传 | 大小:92kb | 下载:0

[VHDL编程pipelined_fft_256

说明:verilog编写的并行256点fft代码(Verilog prepared parallel 256 points fft code)
<lionsde > 在 2024-11-12 上传 | 大小:216kb | 下载:0

[VHDL编程adaptive_lms_equalizer

说明:自适应算法的verilog实现,是一个很好的学习例子(The adaptive algorithm verilog implementation is a good example of learning)
<lionsde > 在 2024-11-12 上传 | 大小:55kb | 下载:0

[VHDL编程dds_synthesizer

说明:Verilog编写的基于DDS的信号发生器,频率可变。(Verilog prepared by the DDS-based signal generator, the frequency variable.)
<lionsde > 在 2024-11-12 上传 | 大小:325kb | 下载:0

[VHDL编程PllTwoOrder

说明:Verilog编写的二阶锁相环代码,环路可以收敛。(Verilog prepared by the second-order phase-locked loop code, the loop can converge.)
<lionsde > 在 2024-11-12 上传 | 大小:16.17mb | 下载:0

[VHDL编程E8_1_RS232

说明:VHDL编写的RS232串口通讯代码,可以使用。(VHDL prepared by the RS232 serial communication code, you can use.)
<lionsde > 在 2024-11-12 上传 | 大小:745kb | 下载:0

[VHDL编程E7_2_IntBitSync

说明:位同步的VHDL实现,代码可综合。很好用!(Bit synchronization of the VHDL implementation, the code can be integrated. very useful!)
<lionsde > 在 2024-11-12 上传 | 大小:1.1mb | 下载:0

[VHDL编程Mtk_Res1.4

说明:mn mnbmnbmnbmbmnbmb
<osamai > 在 2024-11-12 上传 | 大小:199kb | 下载:0
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