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[VHDL编程7_1

说明:电路端口为:异步清零输入端口rst,输入时钟clk_in,输出时钟clk_out。并分别采用两种以上的方法实现。(Frequency divider circuit port is: Asynchronous Clear input port rst, input clock clk_in, output clock clk_out. And use two or more methods to achieve.)
<白学 > 在 2024-11-13 上传 | 大小:265kb | 下载:0

[VHDL编程MUSIC

说明:乐曲硬件演奏电路的主系统由4个模块组成: FDIV、CODE_DATA、F_CODE和DRIVER。其中,模块U1(FDIV)是分频功能将输入的6MHz的时钟信号分频成1MHZ和4Hz的信号。U2(CODE_DATA)类似于弹琴的人的手指;模块U3(F_CODE)类似于琴键;模块U4(DRIVER)类似于琴弦或音调发声器。(The main system of musical performance circuit consists o
<AaronAlert > 在 2024-11-13 上传 | 大小:388kb | 下载:0

[VHDL编程ADS7946

说明:关于ADC7946的驱动,使用Verilog语言写的。亲测没有任何问题(The driver module about the ADC7946)
<飞翔田鸡 > 在 2024-11-13 上传 | 大小:1kb | 下载:2

[VHDL编程Comparator

说明:VHDL Bit Comparator
<sidpokhrel > 在 2024-11-13 上传 | 大小:527kb | 下载:0

[VHDL编程decimal_counter

说明:Decimal counter in VHDL
<sidpokhrel > 在 2024-11-13 上传 | 大小:191kb | 下载:0

[VHDL编程digit_hex_4

说明:4 Digit HEX Counter,VHDL, Spartan 3E, Nexys 2
<sidpokhrel > 在 2024-11-13 上传 | 大小:182kb | 下载:0

[VHDL编程Sec_counter

说明:Seconds Counter USing 50Mhz clock,VHDL, Spartan 3E, Nexys 2
<sidpokhrel > 在 2024-11-13 上传 | 大小:138kb | 下载:0

[VHDL编程Sevensegnemt

说明:Seven Segment Decode And Display All HEX,VHDL, Spartan 3E, Nexys 2
<sidpokhrel > 在 2024-11-13 上传 | 大小:192kb | 下载:0

[VHDL编程Traffic Lights

说明:VHDL 交通信号灯设计代码,实现简单的十字路口红绿黄信号灯的转换(VHDL traffic light design)
<tingli > 在 2024-11-13 上传 | 大小:3.55mb | 下载:0

[VHDL编程f32c-master

说明:FPGArduino源码,f32c:VHDL的MIPS和RISC-V指令集实现(FPGArduino source code, f32c:VHDL MIPS and RISC-V instruction set implementation)
<Peter Bee > 在 2024-11-13 上传 | 大小:3.77mb | 下载:0

[VHDL编程xapp1052

说明:ML605开发版 生成IP核的时候选择250MHZ pcie2.0 X4 5Gb/s 其他参考PDF文档。(When the ML605 development version generates the IP kernel, select 250MHZ pcie2.0 X4 5Gb/s Other reference PDF documents.)
<herryhu > 在 2024-11-13 上传 | 大小:10.94mb | 下载:0

[VHDL编程UART-Altera

说明:使用Atera FPGA CycloneII 实现串口通信,遵循RS232协议。FPGA上的模块实现了数据的接收,取补码和发送。(Achieve serial communication with FPGA, following the protocol of RS232.)
<swy0721 > 在 2024-11-13 上传 | 大小:1.73mb | 下载:0
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